數(shù)字集成電路第7章-動(dòng)態(tài)cmos邏輯電路-資料下載頁(yè)
2025-08-05 07:19本頁(yè)面
【正文】 米諾邏輯兼容； ? 交替級(jí)聯(lián) 可實(shí)現(xiàn)一個(gè) 流水線操作的復(fù)雜系統(tǒng)； 流水線系統(tǒng)的交替段 可處理連續(xù)的輸入數(shù)據(jù) 。由于采用了時(shí)鐘同步 CMOS鎖存器，使前級(jí)電路模塊輸出保持不變時(shí)后級(jí)電路模塊求值， 保證了輸入和輸出信號(hào)的穩(wěn)定 。 ?段 ?段?段clock ?段 ： 保 持 ?段 ： 定 值 ?段 ： 定 值 ?段 ： 保 持 ?段 ： 保 持 ?段 ： 定 值 ?段 ： 定 值 ?段 ： 保 持NORA CMOS邏輯的交替級(jí)聯(lián) ? 含 相段和 相段； ? 富 NMOS級(jí)由時(shí)鐘信號(hào) 控制，富 PMOS級(jí)由反相時(shí)鐘信號(hào)控制； ? 兩相控制的邏輯塊交替級(jí)連 ； ? ??p blocks ? ?Mp1 Mp2 MN1 MN2 Out1 Out2 Mn4 Mp4 VDD Mp3 Mn3 ??Out3 NORA流水線系統(tǒng)的 段 定值發(fā)生在 Φ=1期間； ?p blocks ??Mp1 Mp2 MN1 MN2 Out1 Out2 Mn4 Mp4 VDD Mp3 Mn3 ?? Out3 NORA流水線系統(tǒng)的 段 定值發(fā)生在 Φ=0期間； 真單相時(shí)鐘電路 （ TSPC， ture single phase clock） ? 在 NORA的基礎(chǔ)上發(fā)展起來(lái)，但每一級(jí)只采用 一種 MOS管網(wǎng)絡(luò)和一相時(shí)鐘驅(qū)動(dòng)； ? 避免了信號(hào)的交疊或偏移，故可避免信號(hào)的競(jìng) 爭(zhēng)； ? 減少了時(shí)鐘信號(hào)，電路簡(jiǎn)化，可提高工作速度； TSPC(true single phase clock)電路 TSPC電路 單相時(shí)鐘 CMOS電路的基本結(jié)構(gòu) ? 電路由 N塊和 P塊交替構(gòu)成，每個(gè)模塊由同樣 的時(shí)鐘信號(hào) Φ控制； ? 一個(gè) N模塊由一個(gè)動(dòng)態(tài) NMOS電路級(jí)和一個(gè)時(shí)鐘CMOS鎖存器級(jí)聯(lián)構(gòu)成，而一個(gè) P模塊由一個(gè)動(dòng)態(tài)PMOS電路級(jí)和時(shí)鐘 CMOS鎖存器級(jí)聯(lián)而成； 單相時(shí)鐘 CMOS流水線系統(tǒng) 富 NMOS電路塊 富 PMOS電路塊 M1 構(gòu)成多級(jí)電路時(shí)，富 NMOS電路塊和富 PMOS電路塊交替連接。 M2 M3 M1 M2 M3 ?單相時(shí)鐘 CMOS電路的工作原理 ? 對(duì)第一級(jí) NMOS動(dòng)態(tài)電路： ? Φ=0時(shí)：第一級(jí)動(dòng)態(tài)電路預(yù)充，鎖存器輸出級(jí)的上拉 和下拉支路都斷開(kāi)，處于 保持狀態(tài) ； ? Φ=1時(shí)：第一級(jí) NMOS電路 求值 ； 由于 M2導(dǎo)通，故求值結(jié)果經(jīng)反相后輸出； ? 對(duì)第二級(jí) PMOS動(dòng)態(tài)電路： Φ=0時(shí)，電路處于 求值 狀態(tài)； Φ=1時(shí)，輸出 保持 不變； M2 M3 M1 M2 M3 ?單相時(shí)鐘 CMOS電路的方式 總的來(lái)說(shuō)，構(gòu)成 TSPC邏輯電路時(shí)，把富 NMOS 塊和富 PMOS塊交替級(jí)聯(lián)，從而使前一級(jí)電路求值時(shí)， 后一級(jí)電路保持；而后一級(jí)電路求值時(shí)，前一級(jí)電路 處于保持階段； 工作方式：預(yù)充 ― 求值和求值 ― 保持的結(jié)合
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