數(shù)字集成電路設(shè)計(jì)-筆記歸納-資料下載頁(yè)
2025-06-25 07:21本頁(yè)面
【正文】 輯（CPL）：互補(bǔ)數(shù)據(jù)輸入。由于每個(gè)信號(hào)的兩種極性都存在，免去多余反相器。傳輸管邏輯閾值損失的解決方法：⑴電平恢復(fù)晶體管優(yōu)點(diǎn)：使用所有電平不是在VDD就是在GND，因而消除了靜態(tài)功耗缺點(diǎn)：在NMOS下拉X時(shí)電路變?yōu)橛斜冗壿?，因?yàn)榛謴?fù)管試圖上拉X。并且增加了X節(jié)點(diǎn)電容，減慢了這個(gè)門(mén)的速度。⑵改用傳輸門(mén)邏輯：將有閾值損失的管子替換為傳輸門(mén)。④傳輸門(mén)邏輯（TG）：設(shè)計(jì)思路類(lèi)似傳輸管邏輯，但使用傳輸門(mén)替換出現(xiàn)閾值損失的傳輸管。常見(jiàn)電路：多路開(kāi)關(guān) 異或門(mén)（B=1時(shí)反相器工作，B=0時(shí)傳輸門(mén)導(dǎo)通）⑤傳輸門(mén)、傳輸管邏輯小結(jié)⑴傳輸管優(yōu)點(diǎn)：寄生電容小，速度快缺點(diǎn)：閾值損失，噪聲容限差，會(huì)引起下一級(jí)靜態(tài)功耗，導(dǎo)通電阻隨電壓改變。⑵傳輸門(mén)優(yōu)點(diǎn)：無(wú)閾值損失，導(dǎo)通電阻不變?nèi)秉c(diǎn)：必須提供正反信號(hào)，版圖設(shè)計(jì)復(fù)雜度大，電容大。⑶設(shè)計(jì)時(shí)都要遵循“低阻”原則，任何時(shí)候輸出都通過(guò)低阻路徑連到VDD或GND。⑷電平恢復(fù)電路：可以克服傳輸管閾值損失，可以消除靜態(tài)功耗。在NMOS下拉（或PMOS上拉）時(shí)屬于有比電路，要考慮尺寸。增加了內(nèi)部節(jié)點(diǎn)電容，降低了門(mén)速度。恢復(fù)晶體管的導(dǎo)通會(huì)加速NMOS上拉（或PMOS下拉），減小了輸出的下降（或上升時(shí)間）。二、動(dòng)態(tài)電路：將信號(hào)值暫存在高阻抗電路節(jié)點(diǎn)的電容上。預(yù)充電求值動(dòng)態(tài)CMOS電路：類(lèi)似偽NMOS電路，使用一個(gè)邏輯塊實(shí)現(xiàn)邏輯功能，把另一個(gè)邏輯塊用單個(gè)MOS管替代。不同的是負(fù)載管不是常開(kāi)的，而是受時(shí)鐘信號(hào)控制，且邏輯塊也加入了時(shí)鐘控制，是無(wú)比電路。一旦動(dòng)態(tài)門(mén)的輸出被放電，它直到下一次預(yù)充電前都不會(huì)再回到高電平。動(dòng)態(tài)門(mén)特點(diǎn)：優(yōu)點(diǎn)：晶體管數(shù)目少全擺幅輸出（VOH=VDD，VOL=GND）無(wú)比邏輯寄生電容小，且PDN的電流都用來(lái)給CL放電，所以開(kāi)關(guān)速度快總功耗比靜態(tài)互補(bǔ)CMOS高（較高的翻轉(zhuǎn)概率和額外的時(shí)鐘負(fù)載），比偽NMOS功耗低（VDD和GND之間無(wú)靜態(tài)電流和短路電流）。缺點(diǎn)：輸入信號(hào)超過(guò)Vtn，PDN便開(kāi)始工作，因此VM、VIL、VIH都為Vtn噪聲容限NML小，對(duì)噪聲敏感對(duì)漏電敏感（若加入反饋管，則在求值階段變?yōu)橛斜冗壿嫞┯须姾晒蚕韱?wèn)題預(yù)充電時(shí)的不真實(shí)輸出影響下級(jí)電路需要時(shí)鐘信號(hào)控制，設(shè)計(jì)復(fù)雜動(dòng)態(tài)設(shè)計(jì)中的問(wèn)題：①漏電：主要來(lái)源于亞閾值漏電解決方法：電平保持晶體管（或反饋管）②電荷分享：輸入信號(hào)在求值階段變化，可能引起電荷分享問(wèn)題。如：預(yù)充電時(shí)A=0，CA未充電，VA=0，VOUT=VDD，而在求值階段A=1，則CL存儲(chǔ)的電荷在CL和CA間再分配（分享），降低了可靠性。解決方法：加入預(yù)充電管對(duì)內(nèi)部節(jié)點(diǎn)預(yù)充電，充電的晶體管受時(shí)鐘驅(qū)動(dòng)。代價(jià)是增加了面積和功耗。③背柵耦合：④時(shí)鐘饋通：在輸出out和時(shí)鐘clk間的柵漏電容導(dǎo)致輸出超過(guò)VDD。時(shí)鐘的快速上升沿（下降沿）耦合到輸出out。動(dòng)態(tài)邏輯門(mén)的級(jí)聯(lián)：富NMOS求值階段只允許輸入有0→1的轉(zhuǎn)變或者保持0不變，不允許有1→0的轉(zhuǎn)變（富PMOS求值階段不允許有0→1的轉(zhuǎn)變）。所以不能使用富NMOS（或富PMOS）直接級(jí)聯(lián)，因?yàn)轭A(yù)充電的高電平可以使下一級(jí)的NMOS導(dǎo)通而造成誤放電，破壞正常輸出。解決方法：①富NMOS和富PMOS交替級(jí)聯(lián)注意：時(shí)鐘信號(hào)相反②靜態(tài)反相器隔離，即采取多米諾電路。每個(gè)輸出都只有1→0的轉(zhuǎn)變（或者保持1不變）。特點(diǎn)：⑴提高了輸出驅(qū)動(dòng)能力，也解決了動(dòng)態(tài)電路不能直接級(jí)聯(lián)的問(wèn)題。⑵輸出不帶非邏輯。⑶速度非?？欤红o態(tài)反相器可以設(shè)置的不對(duì)稱(chēng)。輸入電容減小，較小的邏輯努力。多輸出多米諾電路不僅將整個(gè)邏輯塊結(jié)果經(jīng)反相器輸出，還可以將其中子模塊的結(jié)果也經(jīng)反相器輸出。注意：每個(gè)輸出節(jié)點(diǎn)都有預(yù)充電管。時(shí)鐘信號(hào)的設(shè)計(jì)：時(shí)鐘信號(hào)最高頻率受充、放電時(shí)間限制，最低頻率受存儲(chǔ)電荷保持時(shí)間限制。
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