數字集成電路設計實驗報告綜述-資料下載頁
2024-07-30 11:17本頁面
【正文】 門的動態(tài)組合邏輯電路。同時對其進行瞬時分析和時間分析，得到上升時間、下降時間、以及門延遲。同時我們通過改變某一mos管的寬度，來分析其對時間分析的影響。之后我們繪制兩級級聯電路，對比在加入反相器和不加反相器時，二者的區(qū)別。通過分析，我們顯然發(fā)現，加入反相器才具有正確的邏輯功能。實驗五、時序電路設計1. 實驗目的：熟悉時序電路設計方法； 掌握時序測試方法；了解不同實現方式對時序電路性能的影響 。2. 實驗內容： 自行選擇一個時序電路，例如，正鎖存器； 繪制時序邏輯電路圖，并進行瞬時分析； 分析時序電路的建立時間和保持時間； 利用TSPC方式實現一個組合邏輯，并進行瞬時分析； 繪制雙穩(wěn)電路電路圖，對其進行瞬時分析，觀察波形圖，分析其工作原理。3. 實驗步驟：繪制正鎖存器電路圖：正鎖存器瞬時分析通過改變輸入數據端得初始延遲initial delay, 改變數據變化沿和時鐘有效信號之間的距離，分析時序電路的建立時間和保持時間。分析建立時間時，應讓數據變化沿和時鐘有效信號的距離越來越近；分析保持時間時，應讓數據變化沿和時鐘有效信號的距離越來越遠。脈沖信號設置命令“v4 D Gnd pulse( 10n 10n 10n 100n 200n)”中第一個10n即為初始延遲。將利用TSPC方式實現一個組合邏輯，并進行瞬時分析。將兩個反相器首尾相連，并在兩個連線上引出輸入及輸出端口，構成雙穩(wěn)電路。繪制其電路圖，并進行瞬時分析，觀察波形，分析其工作原理。分析TSPC、靜態(tài)以及動態(tài)不同實現方式對電路性能的影響。4. 實驗結果Spice文件：仿真曲線：分析：通過上圖分析，我們可以得到當CLK為高電平時，輸入為高電平，輸出也為高電平；輸入為低電平時，輸出也為低電平；當CLK為低電平時，輸出保持不變。通過上圖以及理論知識的分析，我們可以得到我們所繪制電路實現了鎖存器的邏輯功能。 電路的瞬時分析Out文件的結果分析Tdq =( dqdelayHL+dqdelayLH)/2=Tcq)=(cqdelayHL+cqdelayLH)/2=。電路圖：Spice文件：仿真曲線：分析：通過上圖，我們可以得到：當CLK為高電平的時候，輸入也為高電平時，輸出也為高電平，當輸入為低電平的時候，輸出也為低電平。結合對電路圖的理論分析，我們發(fā)現我們所繪制的電路實現了TSPC的電路邏輯功能。 雙穩(wěn)態(tài)電路的實現電路圖：Spice文件。Out仿真曲線：分析:通過上圖，我們可以觀察到，當輸入為高電平時，輸出為低電平，而且一直保持穩(wěn)定的低電平，只有通過改變輸入為低電平，輸出才變?yōu)楦唠娖?，而且一直保持穩(wěn)定。所以我們所繪制的電路圖實現了雙穩(wěn)態(tài)電路的邏輯功能。、靜態(tài)以及動態(tài)不同實現方式對電路性能的影響。TSPC電路避免了兩相時鐘信號的偏移問題，簡化了電路和時鐘信號；采用靜態(tài)互補電路的實現方式，其對電路的性能具有以下特性： 1）電壓擺幅等于電源電壓；2）邏輯電平與器件的相對尺寸無關；3）輸入阻抗高，輸出阻抗低，且沒有靜態(tài)功耗；4）傳輸延遲是負載電容和晶體管寄生電阻的函數。采用動態(tài)的實現方式，相比靜態(tài)實現方式，其對電路性能影響具有以下特點：3） 任何時候，通過低阻通路，輸出連在VDD或VSS（除非在開關的瞬間）；任何時候。總是輸出布爾函數值（除非在開關的瞬間）。扇入n需要2n晶體管（其中一半為P管）4） 動態(tài)電路依賴高阻節(jié)點電容暫存信號電荷；結構簡單，寄生小，速度快，易受噪聲影響；扇入n需要n+2晶體管（其中n+1個N管和一個為P管） 實驗結論 通過本次實驗，我們了解了基本的時序電路，并學習和設計TSPC電路，在本實驗中，我們繪制了正鎖存器電路，并對其進行瞬時分析和時間分析，驗證其邏輯功能。以及學習雙穩(wěn)態(tài)電路，并對其進行功能驗證。通過本實驗，我們掌握的知識和spice軟件的應用有了更進一步的提高。
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