數(shù)字集成電路設(shè)計(jì)實(shí)驗(yàn)報(bào)告綜述(文件)
【正文】 現(xiàn)方式對(duì)電路性能的影響； 觀察電源電壓對(duì)電路性能的影響。 采用有比邏輯實(shí)現(xiàn)相同功能電路，并對(duì)其進(jìn)行瞬態(tài)分析。所以通過(guò)上面的功能分析，我們可以發(fā)現(xiàn)我們所設(shè)計(jì)的電路實(shí)現(xiàn)了與非門(mén)的功能。 TPLH=。 TPLH=。 TPLH=。 TPHL=。 修改電源電壓vvdd的電壓值，查看電源電壓改變對(duì)VTC曲線的影響=1v 修改電源電壓vvdd =10分析：通過(guò)對(duì)比上圖，我們發(fā)現(xiàn)，雖然改變了電源電壓的vvdd的電壓，但是仍具有與非門(mén)的邏輯功能，但是我們發(fā)現(xiàn)曲線的頂端會(huì)失真。而且我們改變電源電壓的大小，來(lái)觀察對(duì)VTC曲線的影響。觀察晶體管大小改變后對(duì)延遲的影響。 分析靜態(tài)以及動(dòng)態(tài)不同實(shí)現(xiàn)方式對(duì)電路性能的影響。 TPLH=。 TPLH=。 TPLH=。 TPLH=。，有的時(shí)間并沒(méi)有達(dá)到5v電壓的原因，應(yīng)如何對(duì)電路進(jìn)行改進(jìn)。 上升時(shí)間rise time 。 上升時(shí)間rise time 。采用動(dòng)態(tài)的實(shí)現(xiàn)方式，相比靜態(tài)實(shí)現(xiàn)方式，其對(duì)電路性能影響具有以下特點(diǎn)：1） 任何時(shí)候，通過(guò)低阻通路，輸出連在VDD或VSS（除非在開(kāi)關(guān)的瞬間）；任何時(shí)候。同時(shí)對(duì)其進(jìn)行瞬時(shí)分析和時(shí)間分析，得到上升時(shí)間、下降時(shí)間、以及門(mén)延遲。實(shí)驗(yàn)五、時(shí)序電路設(shè)計(jì)1. 實(shí)驗(yàn)?zāi)康模菏煜r(shí)序電路設(shè)計(jì)方法； 掌握時(shí)序測(cè)試方法；了解不同實(shí)現(xiàn)方式對(duì)時(shí)序電路性能的影響 。脈沖信號(hào)設(shè)置命令“v4 D Gnd pulse( 10n 10n 10n 100n 200n)”中第一個(gè)10n即為初始延遲。分析TSPC、靜態(tài)以及動(dòng)態(tài)不同實(shí)現(xiàn)方式對(duì)電路性能的影響。電路圖：Spice文件：仿真曲線：分析：通過(guò)上圖，我們可以得到：當(dāng)CLK為高電平的時(shí)候，輸入也為高電平時(shí)，輸出也為高電平，當(dāng)輸入為低電平的時(shí)候，輸出也為低電平。所以我們所繪制的電路圖實(shí)現(xiàn)了雙穩(wěn)態(tài)電路的邏輯功能?？偸禽敵霾紶柡瘮?shù)值（除非在開(kāi)關(guān)的瞬間）。以及學(xué)習(xí)雙穩(wěn)態(tài)電路，并對(duì)其進(jìn)行功能驗(yàn)證。TSPC電路避免了兩相時(shí)鐘信號(hào)的偏移問(wèn)題，簡(jiǎn)化了電路和時(shí)鐘信號(hào)；采用靜態(tài)互補(bǔ)電路的實(shí)現(xiàn)方式，其對(duì)電路的性能具有以下特性： 1）電壓擺幅等于電源電壓；2）邏輯電平與器件的相對(duì)尺寸無(wú)關(guān)；3）輸入阻抗高，輸出阻抗低，且沒(méi)有靜態(tài)功耗；4）傳輸延遲是負(fù)載電容和晶體管寄生電阻的函數(shù)。 雙穩(wěn)態(tài)電路的實(shí)現(xiàn)電路圖：Spice文件。通過(guò)上圖以及理論知識(shí)的分析，我們可以得到我們所繪制電路實(shí)現(xiàn)了鎖存器的邏輯功能。將兩個(gè)反相器首尾相連，并在兩個(gè)連線上引出輸入及輸出端口，構(gòu)成雙穩(wěn)電路。3. 實(shí)驗(yàn)步驟：繪制正鎖存器電路圖：正鎖存器瞬時(shí)分析通過(guò)改變輸入數(shù)據(jù)端得初始延遲initial delay, 改變數(shù)據(jù)變化沿和時(shí)鐘有效信號(hào)之間的距離，分析時(shí)序電路的建立時(shí)間和保持時(shí)間。之后我們繪制兩級(jí)級(jí)聯(lián)電路，對(duì)比在加入反相器和不加反相器時(shí)，二者的區(qū)別。扇入n需要2n晶體管（其中一半為P管）2） 動(dòng)態(tài)電路依賴高阻節(jié)點(diǎn)電容暫存信號(hào)電荷；結(jié)構(gòu)簡(jiǎn)單，寄生小，速度快，易受噪聲影響；扇入n需要n+2晶體管（其中n+1個(gè)N管和一個(gè)為P管）5. 實(shí)驗(yàn)結(jié)論 通過(guò)本次實(shí)驗(yàn)，我們實(shí)現(xiàn)了動(dòng)態(tài)組合電路——與非門(mén)邏輯電路。 TPLH=。 TPLH=。改進(jìn)方法：在電路中加入一個(gè)維持管。當(dāng)然對(duì)于第一種的數(shù)據(jù)結(jié)果，我們還是表示懷疑。 上升時(shí)間rise time 。 上升時(shí)間rise time 。 上升時(shí)間rise time 。 上升時(shí)間rise time 。 將動(dòng)態(tài)電路直接級(jí)聯(lián)，并對(duì)其進(jìn)行瞬態(tài)分析，分析仿真結(jié)果。2. 實(shí)驗(yàn)內(nèi)容： 自行選擇一個(gè)動(dòng)態(tài)邏輯表達(dá)式，例如； 繪制動(dòng)態(tài)方式邏輯電路圖，并進(jìn)行瞬時(shí)分析； 將動(dòng)態(tài)電路直接級(jí)聯(lián)，進(jìn)行瞬時(shí)分析； 在兩級(jí)動(dòng)態(tài)動(dòng)態(tài)邏輯之間
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