大規(guī)模數(shù)字集成電路設計第三章構(gòu)造體的三種描述方式(文件)
【正文】 END RTL_view。y （ 32）式描繪出了全加器中從輸入端到輸出端的數(shù)據(jù)流 據(jù)此可寫出全加器的 RTL構(gòu)造 【 例 32】 五端電路的 RTL描述 (32)式 【 例 32】 全加器的 RTL級描述 （ 數(shù)據(jù)流 ） ARCHITECTURE RTL_view OF full_adder IS SIGNAL s : BIT。 寄存器級 RTL描述方式 cin 0 1 0 1 0 1 0 1 x 0 0 1 1 0 0 1 1 y 0 0 0 0 1 1 1 1 cout 0 0 0 1 0 1 1 1 sum 0 1 1 0 1 0 0 1 即： sum =x⊕ y⊕ cin cout=(x⊕ y) (Synthesis) 邏輯綜合 (Logic Synthesis),是 EDA設計一個重要內(nèi)容，它是一個把高層次的與工藝無關(guān)的描述轉(zhuǎn)換為一個低層次的與特定工藝相關(guān)的邏輯電路的過程。 ?構(gòu)造體的三種描述方式： 行為描述 RTL描述 結(jié)構(gòu)描述 ?深入理解三種描述各自的特點 。 x sum y cin cout 圖 32 五端口電路 行為（ Behavioral）描述方式 n
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