數(shù)字邏輯電路與系統(tǒng)設(shè)計(jì)第三章(文件)
【正文】 3 ENTITY nand2 IS 4 PORT(a,b: IN STD_LOGIC。 11 BEGIN 12 tmp:=aamp?！睘椴⒅眠\(yùn)算符 條件選擇語(yǔ)句 14 WHEN”00”=y=’1’。 18 WHEN OTHERS=y=’X’。 輸出狀態(tài)不定 進(jìn)程結(jié)束語(yǔ)句 。 20 END PROCESS。 16 WHEN”10”=y=’1’。 13 CASE tmp IS 結(jié)構(gòu)體描述部分 PROCESS (敏感信號(hào)表 ) 敏感信號(hào)參數(shù) a和 b 變量定義語(yǔ)句，定義 tmp為新的變量 “: =”為變量賦值符號(hào)。 6 END nand2。 SIGNAL是關(guān)鍵字，定義 m為中間信號(hào) 并行賦值語(yǔ)句 VHDL描述邏輯電路的進(jìn)程形式 進(jìn)程語(yǔ)句（ PROCESS）是 VHDL常用的子結(jié)構(gòu)描述語(yǔ)句 以 2輸入與非門為例 ： 1 LIBRARY IEEE。 5 ARCHITECTURE ckt OF fig2 IS 6 SIGNAL m :BIT。 程序包 庫(kù) VHDL 語(yǔ)言的基本結(jié)構(gòu) 以二輸入端與門為例 ,該文件名為 : 實(shí)體 結(jié)構(gòu)體 VHDL硬件描述語(yǔ)言基礎(chǔ) VHDL中的中間信號(hào) amp。 y: out BIT)。 可編程邏輯器件和 VHDL概述 利用可編程邏輯器件（ PLD， Programmable Logic Device）來(lái)實(shí)現(xiàn)電路的設(shè)計(jì) 硬件描述語(yǔ)言（ HDL， HardwareDescription Language）就是可以描述硬件電路的功能 VHDL是應(yīng)用最為廣泛的國(guó)際標(biāo)準(zhǔn)電子設(shè)計(jì)語(yǔ)言 VHDL基本結(jié)構(gòu) 硬件描述語(yǔ)言的基本格式 包括 兩個(gè)要素 輸入、輸出的定義（即輸入、輸出說(shuō)明） 對(duì)輸出如何響應(yīng)輸入的定義（工作原理） 對(duì)應(yīng)邏輯符號(hào)的描述部分： 實(shí)體（ Entity） 對(duì)應(yīng)邏輯關(guān)系的說(shuō)明部分： 結(jié)構(gòu)體 (Architecture) 注意 :VHDL 對(duì)大小寫不敏感 ,‘’和 “” 中的內(nèi)容除外。 2. 增加乘積項(xiàng) 例如： F=AC+BC, 當(dāng) A=B=1時(shí)， F=C+C. 若直接根據(jù) 這個(gè)邏輯表達(dá)式組成電路，就可能出現(xiàn)冒險(xiǎn)。 再舉一例 A C B 1 am
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