【正文】 。 2022/5/24 93 9） 位并接操作符（ Concatenation operators） 并接操作符為： ｛ ｝ 并接操作符的使用格式為 ｛ 操作數(shù) 1的某些位 ， 操作數(shù) 2的某些位 ， … ， 操作數(shù) n的某些位 ｝ ； 即將操作數(shù) 1的某些位與操作數(shù) 2的某些位與 … 與操作數(shù) n的某些位并接在一起 。 例如 parameter Vcc = 5， fbus = ?b11010001； 2022/5/24 95 2） 變量 變量是在程序運(yùn)行時(shí)其值可以改變的量。 2022/5/24 96 類(lèi) 型 功能說(shuō)明 wire、 tri 連線(xiàn)類(lèi)型（兩者功能完全相同） wor、 trior 具有線(xiàn)或特性的連線(xiàn)（兩者功能一致） wand、 triand 具有線(xiàn)與特性的連線(xiàn)（兩者功能一致） tri tri0 分別為上拉電阻和下拉電阻 supplysupply0 分別為電源（邏輯 1）和地（邏輯 0） 2022/5/24 97 （ 2） 寄存器型變量 （ register type） register型變量是一種數(shù)值容器，不僅可以容納當(dāng)前值，也可以保持歷史值，這一屬性與觸發(fā)器或寄存器的記憶功能有很好的對(duì)應(yīng)關(guān)系。 2022/5/24 98 類(lèi) 型 功 能 說(shuō) 明 reg 常用的寄存器型變量 integer 32位帶符號(hào)整數(shù)型變量 real 64位帶符號(hào)實(shí)數(shù)型變量 time 無(wú)符號(hào)時(shí)間型變量 常用的 register型變量及說(shuō)明 2022/5/24 99 向量定義時(shí)需要位寬選項(xiàng) ， 例如 reg[7:0] data； //定義 1個(gè) 8位寄存器型變量 ， 最高有效位是 7， 最低有效位是 0 reg[0:7] data； //定義 1個(gè) 8位寄存器型變量 ， 最高有效位是 0， 最低有效位是 7 向量定義后可以采有多種使用形式（即賦值） data=?b00000000。 存儲(chǔ)器型可以用如下語(yǔ)句定義 reg[7:0] mymemory[1023:0]； 上述語(yǔ)句定義了一個(gè) 1024個(gè)字存儲(chǔ)器變量 mymemory，每個(gè)字的字長(zhǎng)為 8位 。 2022/5/24 102 1. 賦值語(yǔ)句 1） 門(mén)基元賦值語(yǔ)句 格式 基本邏輯門(mén)關(guān)鍵字 （ 門(mén)輸出 ， 門(mén)輸入 1， 門(mén)輸入 2， … ， 門(mén)輸入 n） ； 基本邏輯門(mén)關(guān)鍵字是 Verilog HDL預(yù)定義的邏輯門(mén) ，包括 and、 or、 not、 xor、 nand、 nor等；圓括弧中內(nèi)容是被描述門(mén)的輸出和輸入信號(hào) 。 d） ； 連續(xù)賦值語(yǔ)句的 “ =”號(hào)兩邊的變量都應(yīng)該是wire型變量。因此，過(guò)程賦值語(yǔ)句也稱(chēng)為阻塞賦值語(yǔ)句。 end else if (表達(dá)式 ) begin 語(yǔ)句 。 … 選擇值 n : 語(yǔ)句 n。 在 casex語(yǔ)句中，把不予以考慮的位擴(kuò)展到未知 x，即不考慮值為高阻 z和未知 x的那些位，只關(guān)注其他位的比較結(jié)果。 循環(huán)指針 = 循環(huán)指針 + 步長(zhǎng)值 ) begin 語(yǔ)句 。 // if語(yǔ)句 ， case語(yǔ)句 。 當(dāng)表達(dá)式中任何信號(hào)發(fā)生變化時(shí) ， 就會(huì)執(zhí)行一遍塊內(nèi)的語(yǔ)句 。 2022/5/24 114 2) initial語(yǔ)句 initial語(yǔ)句的語(yǔ)法格式為 initial begin 語(yǔ)句 1。 任務(wù)類(lèi)似高級(jí)語(yǔ)言中的子程序 ， 用來(lái)單獨(dú)完成某項(xiàng)具體任務(wù) ， 并可以被模塊或其他任務(wù)調(diào)用 。 類(lèi)型聲明語(yǔ)句 。 類(lèi)型聲明語(yǔ)句 。 2022/5/24 119 不同抽象級(jí)別的 Verilog HDL模型 Verilog HDL是一種用于邏輯電路設(shè)計(jì)的硬件描述語(yǔ)言 。 行為描述屬于高層次的描述方法 ， 在 Verilog HDL中 ， 行為描述包括系統(tǒng)級(jí) （ System Level） 、算法級(jí) （ Algorithm Level） 和寄存器傳輸級(jí) （ RTL：Register Transfer Level） 等 3種抽象級(jí)別 。 2022/5/24 121 1. Verilog HDL門(mén)級(jí)描述 用于門(mén)級(jí)描述關(guān)鍵字包括： not（ 非門(mén) ） 、 and（ 與門(mén) ） 、 nand（ 與非門(mén) ） 、 or（ 或門(mén) ） 、 nor（ 或非門(mén) ） 、 xor（ 異或門(mén) ） 、 xnor（ 異或非門(mén) ） 、 buf（ 緩沖器 ） 以及 bufif bufif0、 notif notif0等各種三態(tài)門(mén) 。 amp。 amp。 input a,b,c。c|bamp。 output sum,cout。 output f。 39。 39。 39。 39。 parameter width=10。 。 output f。 default :f=0。 39。 39。 39。 always begin case ({a,b,c}) 39。 endmodule 2022/5/24 127 module bjq3_2(a,b,c,f)。 endmodule module adder(a,b,cin,sum,cout)。 assign f=aamp。 amp。 F amp。 2022/5/24 122 Verilog HDL的行為級(jí)描述 Verilog HDL的行為級(jí)描述是最能體現(xiàn) EDA風(fēng)格的硬件描述方式，它既可以描述簡(jiǎn)單的邏輯門(mén)，也可以描述復(fù)雜的數(shù)字系統(tǒng)乃至微處理器；既可以描述組合邏輯電路，也可以描述時(shí)序邏輯電路。 結(jié)構(gòu)描述屬于低層次的描述方法 ， 在Verilog HDL， 結(jié)構(gòu)描述包括門(mén)級(jí) （ Gate Level）和開(kāi)關(guān)級(jí) （ Switch Level） 2種抽象級(jí)別 。 Verilog HDL具有行為描述和結(jié)構(gòu)描述功能 。 end endfunction 2022/5/24 118 函數(shù)調(diào)用的格式如下 函數(shù)名 （ 關(guān)聯(lián)參數(shù)表 ） ； 函數(shù)調(diào)用一般是出現(xiàn)在模塊 、 任務(wù)或函數(shù)語(yǔ)句中 。 end endtask 2022/5/24 117 4) function語(yǔ)句 function語(yǔ)句用來(lái)定義函數(shù) ,函數(shù)定義格式如下 function [最高有效位 :最低有效位 ] 函數(shù)名 。 可以被調(diào)用的任務(wù)必須事先用 task語(yǔ)句定義 ， 定義格式如下 2022/5/24 116 task 任務(wù)名 。 … end initial語(yǔ)句的使用次數(shù)也是不受限制的，但塊內(nèi)的語(yǔ)句僅執(zhí)行一次，因此 initial語(yǔ)句常用于仿真中的初始化。 敏感信號(hào)表達(dá)式中用 “ posedge”和“ negedge”這兩個(gè)關(guān)鍵字來(lái)聲明事件是由時(shí)鐘的上升沿或下降沿觸發(fā)。 // tast語(yǔ)句 、 function語(yǔ)句 。 1) always塊語(yǔ)句 在一個(gè) Verilog HDL模塊 （ module） 中 ，always塊語(yǔ)句的使用次數(shù)是不受限制的 ， 塊內(nèi)的語(yǔ)句也是不斷重復(fù)執(zhí)行的 。 1) for語(yǔ)句 for語(yǔ)句的語(yǔ)法格式為 for (循環(huán)指針 = 初值 。 endcase 2022/5/24 108 case語(yǔ)句還有兩種變體語(yǔ)句形式，即 casez和 casex語(yǔ)句。 end 2022/5/24 107 2) case語(yǔ)句 case語(yǔ)句是一種多分支的條件語(yǔ)句 ， 完整的 case語(yǔ)句的格式為 case (表達(dá)式 ) 選擇值 1 : 語(yǔ)句 1。 2022/5/24 106 2. 條件語(yǔ)句 條件語(yǔ)句包含 if語(yǔ)句和 case語(yǔ)句 ， 它們都是順序語(yǔ)句 ， 應(yīng)放在 always塊中 。 2022/5/24 104 3) 過(guò)程賦值語(yǔ)句 過(guò)程賦值語(yǔ)句出現(xiàn)在 initial和 always塊語(yǔ)句中 ，賦值符號(hào)是 “ =”， 格式為 賦值變量 = 表達(dá)式； 在過(guò)程賦值語(yǔ)句中，賦值號(hào) “ =”左邊的賦值變量必須是 reg（寄存器）型變量，其值在該語(yǔ)句結(jié)束即可得到。 b amp。Verilog HDL的語(yǔ)句包括賦值語(yǔ)句、條件語(yǔ)句、循環(huán)語(yǔ)句、結(jié)構(gòu)說(shuō)明語(yǔ)句和編譯預(yù)處理語(yǔ)句等類(lèi)型，每一類(lèi)語(yǔ)句又包括幾種不同的語(yǔ)句。 data[7]=1； 2022/5/24 100 （ 3） 數(shù)組 若干個(gè)相同寬度的向量構(gòu)成數(shù)組 。 register型變量與wire型變量的根本區(qū)別在于 register型變量需要被明確地賦值，并且在被重新賦值前一直保持原值。 （ 1） 網(wǎng)絡(luò)型變量 （ s type） s型變量是輸出值始終根據(jù)輸入變化而更新的變量 ，它一般用來(lái)定義硬件電路中的各種物理連線(xiàn) 。 1） 常量 常量是一個(gè)恒定不變的值數(shù) ， 一般在程序前部定義 。 例如，設(shè) A = 8?b11010001，則 A 4的結(jié)果是 A = 8?b00001101；而 A 4的結(jié)果是 A = 8?b00010000。例如，設(shè) A = 8?b11010001，則 amp。（與）、 ~amp。 2022/5/24 89 5） 等式操作符（ Equality operators） 等值操作符包括： ==（ 等于 ） 、 ！ =（ 不等于 ） 、 ===（ 全等 ） 、 ！ ==（ 不全等 ） 4種 。 2022/5/24 88 4） 關(guān)系操作符（ Relational operators） 關(guān)系操作符有： （ 小于 ） 、 =（ 小于等于 ） 、 （ 大于 ） 、 =（ 大于等于 ） 。（ 邏輯與 ） 、 ||（ 邏輯或 ） 、 ！ （ 邏輯非 ） 3） 位運(yùn)算（ Bitwise operators） 位運(yùn)算是將兩個(gè)操作數(shù)按對(duì)應(yīng)位進(jìn)行邏輯操作 。 其中 %是求余操作符 , 在兩個(gè)整數(shù)相除的基礎(chǔ)上 ， 取出其余數(shù) 。 2022/5/24 85 6. 操作符 操作符也稱(chēng)為運(yùn)算符，是 Verilog HDL預(yù)定義的函數(shù)名字，這些函數(shù)對(duì)被操作的對(duì)象（即操作數(shù)）進(jìn)行規(guī)定的運(yùn)算，得到一個(gè)結(jié)果。 ④ 不要與關(guān)鍵字同名。標(biāo)識(shí)符可以是字母 、 數(shù)字和下劃線(xiàn) “ _”等符號(hào)組成的任意序列 。數(shù)字可以用二進(jìn)制 、 十進(jìn)制 、 八進(jìn)制和十六進(jìn)制等 4種不同數(shù)制來(lái)表示 ， 完整的數(shù)字格式為 位寬 ?進(jìn)制符號(hào) 數(shù)字 其中 ， 位寬表示數(shù)字對(duì)應(yīng)的二進(jìn)制數(shù)的位數(shù)寬度；進(jìn)制符號(hào)包括 b或 B（ 表示二進(jìn)制數(shù) ） ， d或 D（ 表示十進(jìn)制數(shù) ） ， h或 H（ 表示十六進(jìn)制數(shù) ） ， o或 O（ 表示八進(jìn)制數(shù) ） 。行注釋用符號(hào) //（兩個(gè)斜杠）開(kāi)始，注釋到本行結(jié)束。 功能描述可以用 assign語(yǔ)句、元件例化（ instantiate）、 always塊語(yǔ)句、 initial塊語(yǔ)句等方法來(lái)實(shí)現(xiàn)，通常把確定這些設(shè)計(jì)模塊描述的方法稱(chēng)為建模。 1） 模塊的 I/O說(shuō)明 模塊的 I/O說(shuō)明用來(lái)聲明模塊端口定義中各端口數(shù)據(jù)流動(dòng)方向包括輸入 （ input） 、 輸出 （ output） 和雙向 （ inout） 。3解： ))((39。 amp。 D 邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式 最小項(xiàng)表達(dá)式 ——全部由最小項(xiàng)構(gòu)成的與或式 （ 積之和式 ） 最大項(xiàng)表達(dá)式 ——全部由最大項(xiàng)構(gòu)成的或與式 （ 和之積式 ） 1. 最小項(xiàng) ——包含全部變量的乘積項(xiàng) ， 每個(gè)變量均以原變量或反變量的形式在乘積項(xiàng)中出現(xiàn)一次 三變量（ A,B,C)的最小項(xiàng) (8個(gè) ): A B CCABCBACBABCACBACBACBA ,2022/5/24 65 最小項(xiàng)編號(hào) ABC的取值 最小項(xiàng) 編號(hào) 000 m0 001 m1 010 m2 011 m3 100 m4 101 m5 110 m6 111 m7 CBACBACBABCACBACBACABABC最小項(xiàng)的特點(diǎn)： ① 在變量的任何取值下必有一個(gè)最小項(xiàng)，而且僅有一個(gè)最小項(xiàng)的值為 1 ； ② 全體最小項(xiàng)之和為 1 ； ③ 任意兩個(gè)最小項(xiàng)的乘積為 0。 amp。2 EDCBAF ?????2022/5/24 59 邏輯代數(shù)的常用公式 常用公式 1： （ 10） ABAAB ??證： AABBABAAB ?????? 1)(對(duì)偶式：