【正文】 0 Y .J U N C = .34 X .MI N = WI D T H = .5+ X Y .R A T= .75PR O F I L E N TY PE N . PE A K = 2E20 Y .J U N C = .34 X .MI N = WI D T H = .5+ X Y .R A T= .75I N TE R F A C Q F = 1E10C O MM E N T Speci f y cont act par am e t er sC O N T A C T N A ME = G at e N . PO L Y C O MM E N T Spec i f y ph y si ca l m odel t o useMO D EL S C O N M O B F L D MOB S R F MOB 2C O MM E N T Sy m bol i c f ac t or i za t i on and i ni t i al sol ut i onSY M B C A R R I ER S = 0MET H O D I C C G D A M PE DO L V EC O MM E N T D o a Poi ss on sol v e onl y t o bi as t he ga t eSY M B C A R R I ER S = 0MET H O D I C C G D A M PE DSO L V E V ( G at e) = 3. 0 C O M ME N T U se N ew ton’ s m et hod and s ol v e f or el ec tr ons S Y M B N E WT O N C A R R I ER S = 1 EL EC T R O N C O M ME N T Set up l og f i l e f or I V dat a L O G O U I L E= D R A I N .O 1 C O M ME N T R am p t he dr ai n v ol t age S O L V E V ( D r ai n) = 0. 0 EL EC = D r ai n V S T E P=.2 N S TE P= 15 C O M ME N T P l ot I ds v s. V ds P L O D Y . A X I S= I ( D r ai n) X . A X I S=V ( D r ai n) PO I N T S C O L O R = 2 + TI T L E= ”E xam pl e 1D D r ai n C har ac ter ist ics ” L A B EL L A B EL = ”Vgs = V ” X = Y = 0. 1E 4工藝模擬 ?實驗流片來確定工藝參數(shù)，周期長，成本高，工藝模擬可改善這一問題 ?工藝模擬概念： 對工藝過程建立數(shù)學(xué)模型，在某些已知工藝參數(shù)的情況下，對工藝過程進(jìn)行數(shù)值求解，計算經(jīng)過該工序后的 雜質(zhì)濃度分布 、 結(jié)構(gòu)特性變化 （厚度和寬度變化）或 應(yīng)力變化 （氧化、薄膜淀積、熱過程等引起）。 故障覆蓋率： 測試向量所檢測出的故障與按照故障模型設(shè)立的電路故障總數(shù)之比 。對于多輸出端電路 (假設(shè) m個輸出 )， aij變?yōu)?m位向量 ?加載測試向量，得到輸出響應(yīng)向量，該向量與正常電路的輸出響應(yīng)向量進(jìn)行異或，得到的值與故障辭典中的值 (aij)相比較，可完成故障定位 ?CAD深入到設(shè)計各階段 ， 而且相互聯(lián)系 行為描述是綜合的輸入 ， 綜合的輸出可作為邏輯模擬的輸入 、版圖生成的輸入 ， 版圖是版圖驗證的輸入 ? 發(fā)展方向 ? 提高 CAD軟件的自動化程度：高級綜合 、 綜合與布圖結(jié)合等 ? 深亞微米電路設(shè)計發(fā)展：時延驅(qū)動 、 多層布線 、 布圖壓縮等 ? 個人通信 、 便攜式計算機等：功耗分析 、 低功耗設(shè)計技術(shù) 、時延功耗雙重驅(qū)動布圖算法等 ? 芯片系統(tǒng) 、 數(shù) /?；旌想娐罚耗M電路的 CAD軟件 作 業(yè) 1. 版圖驗證與檢查包括哪些內(nèi)容，如何實現(xiàn)？ 2. 試述器件模擬和工藝模擬的基本概念。 敏化：將故障效應(yīng)傳播到輸出端 ?多路徑敏化算法： D算法 基本思想： 先定義節(jié)點 (或電路 )的輸出，然后再確定產(chǎn)生這種輸出所需要的輸入 故障模擬 ?概念： 針對測試輸入向量集，對被測電路在不同故障狀態(tài)下進(jìn)行邏輯模擬，得到所能檢測出的故障集，從而獲得故障覆蓋率 ?分類 ? 并行故障模擬： 故障注入（把某信號線設(shè)為故障狀態(tài)），針對測試輸入進(jìn)行邏輯模擬，得到輸出響應(yīng)，與正常輸出響應(yīng)比較，如果不同則認(rèn)為該故障可被該測試向量測出 ? 演繹故障模擬： 某一測試向量下，只對正常電路進(jìn)行模擬，利用各元件的故障表將故障向電路的原始輸出端傳播，演繹出該測試向量對應(yīng)的可測故障。 典型的測試向量自動生成系統(tǒng)幾乎都是采用固定型故障模型 。 舉例： L CP B 長 寬 中心點 方向 B 60 25 30 40 1 1； 器件模擬 ?集成電路的基礎(chǔ)是器件 ， 但目前不能從電學(xué)性能和工藝水平自動設(shè)計器件 ， 只能進(jìn)行模擬分析 ?器件模擬概念： 給定器件結(jié)構(gòu)和摻雜分布 ， 采用數(shù)值方法直接求解器件的基本方程 ， 得到 DC、 AC、 瞬態(tài)特性和某些電學(xué)參數(shù) ?器件模擬作用： ? 結(jié)構(gòu) 、 工藝參數(shù)對器件性能的影響 —— 性能預(yù)測 ? 物理機制研究：分析無法或難以測量的器件性能 ? 可為 SPICE模擬提供模型參數(shù) ? 與工藝模擬集成可直接分析工藝條件對器件性能的影響 器件模擬 ? 軟件支持：一維、二維、三維 TMA MEDICI、 SILVACO、 ISE、 CADDETH、 PISCES、DAVANCI 以 MEDICI為例 ?基本原理 ? 基本方程：泊松方程 、 電子和空穴連續(xù)性方程 、 熱擴(kuò)散方程 、 電子和空穴的漂移 /擴(kuò)散方程 （ 能量輸運方程 ） 。先進(jìn)行初始規(guī)劃（ initialize floorplan）， 產(chǎn)生輸入 /輸出行，單元區(qū)行以及布線網(wǎng)格等，然后進(jìn)行行調(diào)整、芯片面積調(diào)整、布線網(wǎng)格調(diào)整，并進(jìn)行預(yù)布局，初步確定各功能塊的形狀面積及相對位置、 I/O位置以及芯片形狀尺寸，而且可以從總體上考慮電源、地線、數(shù)據(jù)通道分布（ datapath plan） 自動布局 ?布局概念： 按電路功能、性能、幾何要求，放置各部件 ?目標(biāo)： 芯片面積最小、性能優(yōu)化 ?過程： 初始布局、布局迭代改善 ? 初始布局：單元選擇：與已安置單元連接度最大的單元；向前看 U步 ?單元安置：選擇與已安置單元距離最短的位置作為選出單元的安置位置 ?（連線長度計算方法： 最小生成樹；最小斯坦納樹；最小鏈；最小矩形半周長） ? 布局迭代：選擇一個單元或單元集，將位置與候選位置交換，對新布局計算判斷 ?判斷標(biāo)準(zhǔn)：連線總長度、布線均勻性 自動布線 ? 概念：滿足工藝規(guī)則 、 布線層數(shù)限制 、 線寬 、 線間距限制和各線網(wǎng)可靠絕緣等 ， 根據(jù)電路的連接關(guān)系進(jìn)行連線 ， 100%連通 ， 使芯片面積最小 ?布線質(zhì)量評價： ? 布通率 100% ? 布線面積最小 ? 布線總長度最小 ? 通孔數(shù)少 （ 解釋 ） ? 布線均勻 ?布線算法 ? 面向線網(wǎng)的算法： ?先定線網(wǎng)的布線順序 ， 每次布一個線網(wǎng) ， 達(dá)到當(dāng)前最優(yōu)或準(zhǔn)優(yōu) ?問題：存儲量大 ， 難以布線網(wǎng)多 、 布線密度大的情況 ?線網(wǎng)定序法：短線法 、 干擾度法 ?典型布線算法：李氏法 、 線探索法等 （ 解釋 ） ? 面向布線區(qū)的算法： ?并行算法 ， 整體規(guī)劃 ， 在布線區(qū)達(dá)到總體最優(yōu)或準(zhǔn)優(yōu)；但對通道形狀有一定要求 ， 適應(yīng)性較差 ?過程： –總體布線：通道劃分和線網(wǎng)分配 線網(wǎng)分配：依據(jù)通道容量 、 布線密度； –詳細(xì)布線 （ 通道布線 ） ： 對分配到通道區(qū)底 線網(wǎng) 確定在通道區(qū)的具體位置 ?自動設(shè)計很大程度上受限于近似算法與版圖結(jié)構(gòu) 可作人工調(diào)整：未布的單元 、 線 、 布線過密處 可作壓縮處理 ? 布局布線算法的發(fā)展 ? 時延驅(qū)動算法 ：連線延遲與門延遲已經(jīng)相當(dāng) 對深亞微米電路 ， 布圖優(yōu)化目標(biāo)由芯片面積最小 ，調(diào)整到連線總延遲最小 ， 性能優(yōu)化 ， 布圖中引入時延模型 、 時延分析： ? 多層布線算法 ? 版圖的半自動設(shè)計：符號式版圖設(shè)計 用符號進(jìn)行版圖輸入 ， 通過自動轉(zhuǎn)換程序轉(zhuǎn)換 （ 壓縮功能 ） ；可不考慮設(shè)計規(guī)則 ? 版圖的人工設(shè)計 用于底層單元設(shè)計 、 單元庫單元設(shè)計 、 模擬電路設(shè)計等方面 進(jìn)行版圖輸入編輯 ， 考慮設(shè)計規(guī)則 版圖檢查與驗證 ?原因：人工介入、版圖引入物理因素 ?包括： DRC、 ERC、 LVS、 后仿真 網(wǎng)表與參數(shù)提取設(shè)計規(guī)則檢查版圖版圖網(wǎng)表后仿真 電學(xué)規(guī)則檢查 網(wǎng)表一致性檢查原理圖網(wǎng)表版圖檢查與驗證（續(xù)） ? DRC： 設(shè)計規(guī)則檢查（最小線寬、最小圖形間距、最小接觸孔尺寸、柵和源漏區(qū)的最小交疊等） ? 實現(xiàn)：通過圖形計算 （ 線和線間的距離計算 ） DRC軟件 ? 用戶：編寫 DRC文件 ， 給出設(shè)計規(guī)則 ? ERC： 檢查電學(xué)規(guī)則 ， 檢測出沒有電路意義的連接錯誤 ， （ 短路 、 開路 、 孤立布線 、 非法器件等 ） ， 介于設(shè)計規(guī)則與行為級分析之間 ， 不涉及電路行為 ? 實現(xiàn)：提取版圖網(wǎng)表 ， ERC軟件 網(wǎng)表提取工具：邏輯連接復(fù)原 版圖檢查與驗證（續(xù)） ? LVS： 網(wǎng)表一致性檢查 ? 概念：從版圖提取出的電路網(wǎng)表與從原理圖得到的網(wǎng)表進(jìn)行比較，檢查兩者是否一致。 2. 列出邏輯模擬中的主要延遲模型，并給出簡單說明。 ? 元件的計算順序編排 輸入端為 0級 ， 元件的級數(shù)等于所有前級元件最大級數(shù)加 1； ? 不考慮延遲 ， 只能模擬組合邏輯電路和可忽略競爭冒險的同步時序電路 邏輯模擬算法（續(xù)） ?表格驅(qū)動方式 將邏輯電路轉(zhuǎn)換成表格：電路描述表 、 元件類型表； 元件的扇入扇出表 、 信號線表 ? 考慮延遲 ， 可模擬異步時序 ? 采用面向事件模擬：與 VHDL模擬算法類似 ， 信號驅(qū)動的是元件 ? 對于較大規(guī)模的電路： 高速邏輯模擬器：軟件硬件化 ， 并行處理 ， 模擬速度提高 1000倍 電路模擬 ?電路設(shè)計：根據(jù)電路性能確定電路結(jié)構(gòu)和元件參數(shù)， 沒有自動設(shè)計軟件 設(shè)計人員根據(jù)電路性能要求 ， 初步確定電路結(jié)構(gòu)和元件參數(shù) ，