數(shù)字集成電路第7章-動(dòng)態(tài)cmos邏輯電路(編輯修改稿)
2024-09-01 07:19 本頁面
【文章內(nèi)容簡(jiǎn)介】 米諾電路 一個(gè)復(fù)雜的邏輯功能塊可以看作由多個(gè)子邏輯塊串、并聯(lián)組成。 不僅可以將動(dòng)態(tài)電路中整個(gè)邏輯塊的結(jié)果經(jīng)反相器輸出，還可以將其中子邏輯塊的結(jié)果也經(jīng)過反相器輸出。 多輸出多米諾電路實(shí)現(xiàn) 4位進(jìn)位鏈 時(shí)鐘同步 CMOS電路 (C2MOS) 時(shí)鐘同步 CMOS電路 (C2MOS) Φ Φ Mn1 Mp1 IN VDD Mp2 Mn2 Vout CL CA 在靜態(tài) CMOS邏輯門的上拉和下拉通路中分別增加一個(gè)受反相時(shí)鐘控制的 P管和 N管 ，構(gòu)成一 與時(shí)鐘同步的 CMOS邏輯門 ； 這種時(shí)鐘同步的 CMOS反相器不是按照預(yù)充 求值的方式，而是 求值 保持 ； 時(shí)鐘 同步 CMOS電路的工作原理 Φ Φ Mn1 Mp1 In VDD Mp2 Mn2 Out CL 1??? 時(shí)， 求值階段 ： CMOS邏輯門正常工作， 實(shí)現(xiàn)邏輯求值 ； 0? ?? 時(shí)， 保持階段 ： CMOS電路停止求值， 依靠結(jié)點(diǎn)電容保持信息 ； ?工作方式 ： 求值 ― 保持 Hold on Evaluate clock In Out Hold on Evaluate 時(shí)鐘同步 CMOS電路的級(jí)聯(lián) ? 兩級(jí)時(shí)鐘 CMOS電路要 交替級(jí)聯(lián) ， 時(shí)鐘互為反相 ，使相鄰兩級(jí)電路分別處于保持和求值階段 ，以避免信號(hào)競(jìng)爭(zhēng)。 Φ Φ Mn1 Mp1 IN VDD Mp2 Mn2 Φ Φ Mn1 Mp1 VDD Mp2 Mn2 Out2 CL Out1 Out1:Hold Out2:Eval Out1:Eval Out2:Hold clock In Out1:Hold Out2:Eval Out1:Eval Out2:Hold Out1 Out2 時(shí)鐘 同步 CMOS電路中的電荷共享 ? 時(shí)， 求值階段 ： 1?? 同理， CL和 CA間的電荷共享會(huì)使應(yīng)保持為 0的輸出低電平上升 。 Φ Φ Mn1 Mp1 IN VDD Mp2 Mn2 Out CL CB CA 0? ?? 時(shí)， 保持階段 ： 若輸入為 0，則輸出結(jié)點(diǎn)電容 CL被充電為 VDD； 此時(shí)由于 Mn1導(dǎo)通， Mn2截止，內(nèi)部結(jié)點(diǎn)電容 CB被放電至 0； 若此時(shí)輸入由 0?1，則 Mn2導(dǎo)通， Mn1截止， 電容 CL和CB并聯(lián)， 發(fā)生電荷共享 ， 使應(yīng)保持為高電平的輸出電平下降； 電路中電荷共享的解決 ? 將時(shí)鐘控制的一對(duì) MOS管接到輸出結(jié)點(diǎn)上 ； ? 時(shí)， 求值階段 ： 若輸入為 0，則輸出結(jié)點(diǎn)電容 CL被充電為 VDD； 1??Φ Φ Mn2 Mp2 IN VDD Mp1 Mn1 Out CL CB CA 同理， CL和 CA間也不會(huì)發(fā)生電荷共享使應(yīng)保持為 0的輸出低電平上升； 0??? 時(shí)， 保持階段 ： 此時(shí)由于 Mn1導(dǎo)通， Mn2截
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