數(shù)字集成電路設計實驗報告綜述(編輯修改稿)
2025-08-17 11:17 本頁面
【文章內容簡介】 態(tài)組合電路設計1. 實驗目的：熟悉靜態(tài)互補組合電路設計方法； 掌握靜態(tài)組合電路測試方法；了解不同實現(xiàn)方式對靜態(tài)組合電路性能的影響 。2. 實驗內容： 自行選擇一個靜態(tài)邏輯表達式，例如； 繪制靜態(tài)互補方式邏輯電路圖； 采用有比邏輯實現(xiàn)邏輯電路； 對靜態(tài)邏輯電路分別進行瞬時分析；觀察不同實現(xiàn)方式對電路性能的影響； 觀察電源電壓對電路性能的影響。3. 實驗步驟 繪制與非門電路圖 與非門瞬時分析 （1）加入測試上升時間（tr）、從輸入到輸出的延遲（tpHL，tpLH），并手工計算與非門的門延遲tp。 （2），修改晶體管的寬度W，保存后重新進行與非門的瞬態(tài)分析，并測量輸出的下降延遲（tf）、上升時間（tr）、從輸入到輸出的延遲（tpHL，tpLH），并計算與非門的門延遲tp。觀察晶體管大小改變后對延遲的影響。 采用有比邏輯實現(xiàn)相同功能電路，并對其進行瞬態(tài)分析。 分析不同實現(xiàn)方式對電路性能的影響。 修改電源電壓vvdd的電壓值，查看電源電壓改變對VTC曲線的影響。Spice文件：與非門的仿真曲線：功能分析：通過仿真曲線的分析，當輸入A、B同時為高電平時，輸出F為低電平；當輸入A為低電平時，B為高電平時，輸出F為高電平；當輸入A為高電平時，輸入B為低電平時，其輸出F為高電平。所以通過上面的功能分析，我們可以發(fā)現(xiàn)我們所設計的電路實現(xiàn)了與非門的功能。 與非門的瞬時分析 1）在spice 文件中加入時間分析語句及out文件的分析分析：下降時間fall 。 上升時間rise time 。 TPHL=。 TPLH=。 TP =(TPHL+TPLH)= 修改nmos的寬度W=45u的out結果文件分析分析：下降時間fall 。 上升時間rise time 。 TPHL=。 TPLH=。 TP =(TPHL+TPLH)= =45u的結果文件分析分析：下降時間fall 。 上升時間rise time 。 TPHL=。 TPLH=。 TP =(TPHL+TPLH)= 總結：通過對比上面對nmos和pmos的寬度修改的對比，我們顯然發(fā)現(xiàn)其門延遲TP明顯的減小，即增大其某一晶體的寬度，能夠減小電路的門延遲。Out結果文件分析：下降時間fall 。 上升時間rise time 。 TPHL=。 TPLH=。 TP =(TPHL+TPLH)= 采用不同實現(xiàn)方式對電路性能的影響： 采用靜態(tài)互補電路的實現(xiàn)方式，其對電路的性能具有以下特性： 1）電壓擺幅等于電源電壓；2）邏輯電平與器件的相對尺寸無關；3）輸入阻抗高，輸出阻抗低，且沒有靜態(tài)功耗；4）傳輸延遲是負載電容和晶體管寄生電阻的函數(shù)。 采用有比邏輯實現(xiàn)方式，它是以功耗為代價，提高了速度，相比靜態(tài)互補實現(xiàn)方式，其具有不對稱響應和靜態(tài)功耗。 修改電源電壓vvdd的電壓值，查看電源電壓改變對VTC曲線的影響=1v 修改電源電壓vvdd =10分析：通過對比上圖，我們發(fā)現(xiàn)，雖然改變了電源電壓的vvdd的電壓，但是仍具有與非門的邏輯功能，但是我們發(fā)現(xiàn)曲線的頂端會失真。而且其延遲也有所增加。5. 實驗結論通過本次實驗，我們繪制與非門的邏輯門電路，同時對其進行瞬時分析和時間分析。我們改變某一mos晶體管的寬度，來對比其上升時間，下降時間，以及門延遲的時間改變，我們發(fā)現(xiàn)增大mos管的寬度，會減小其門延遲的時間。而且我們改變電源電壓的大小，來觀察對VTC曲線的影響。實驗四、動態(tài)組合電路1. 實驗目的：熟悉動態(tài)互補組合電路設計方法； 掌握動態(tài)組合電路測試方法；了解不同實現(xiàn)方式對動態(tài)組合電路性能的影響 。2. 實驗內容： 自行選擇一個動態(tài)邏輯表達式，例如； 繪制動態(tài)
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