數(shù)字集成電路設(shè)計(jì)實(shí)驗(yàn)報(bào)告綜述-預(yù)覽頁
【正文】 e time 。 上升時(shí)間rise time 。 1）pice文件和out 文件分析分析：下降時(shí)間fall 。 TP =(TPHL+TPLH)= 總結(jié)：通過對比上面對nmos和pmos的寬度修改的對比，我們顯然發(fā)現(xiàn)其門延遲TP明顯的減小，即增大其某一晶體的寬度，能夠減小電路的門延遲。所以，我們可以通過改變和設(shè)計(jì)電源電壓同樣可以得到我們所需要的VTC曲線，進(jìn)而設(shè)計(jì)我們所需要的電路。3. 實(shí)驗(yàn)步驟 繪制與非門電路圖 與非門瞬時(shí)分析 （1）加入測試上升時(shí)間（tr）、從輸入到輸出的延遲（tpHL，tpLH），并手工計(jì)算與非門的門延遲tp。 分析不同實(shí)現(xiàn)方式對電路性能的影響。 與非門的瞬時(shí)分析 1）在spice 文件中加入時(shí)間分析語句及out文件的分析分析：下降時(shí)間fall 。 TP =(TPHL+TPLH)= 修改nmos的寬度W=45u的out結(jié)果文件分析分析：下降時(shí)間fall 。 TP =(TPHL+TPLH)= =45u的結(jié)果文件分析分析：下降時(shí)間fall 。 TP =(TPHL+TPLH)= 總結(jié)：通過對比上面對nmos和pmos的寬度修改的對比，我們顯然發(fā)現(xiàn)其門延遲TP明顯的減小，即增大其某一晶體的寬度，能夠減小電路的門延遲。 TPLH=。而且其延遲也有所增加。實(shí)驗(yàn)四、動(dòng)態(tài)組合電路1. 實(shí)驗(yàn)?zāi)康模菏煜?dòng)態(tài)互補(bǔ)組合電路設(shè)計(jì)方法； 掌握動(dòng)態(tài)組合電路測試方法；了解不同實(shí)現(xiàn)方式對動(dòng)態(tài)組合電路性能的影響 。 分析F為高電平時(shí)，有的時(shí)間并沒有達(dá)到5v電壓的原因，應(yīng)如何對電路進(jìn)行改進(jìn)。4. 實(shí)驗(yàn)結(jié)果 spice文件：Out文件結(jié)果分析：對輸入A：分析：下降時(shí)間fall 。 TP =(TPHL+TPLH)= 對輸入B:分析：下降時(shí)間fall 。 TP =(TPHL+TPLH)= ，將其由22u改為60u，得到結(jié)果：對輸入A：分析：下降時(shí)間fall 。 TP =(TPHL+TPLH)= 對輸入B：分析：下降時(shí)間fall 。 TP =(TPHL+TPLH)= 總結(jié)：通過對比分析前面二者的數(shù)據(jù)，我們發(fā)現(xiàn)同時(shí)對于A輸入，增大mos晶體管的寬度，其延遲時(shí)間增大，對于輸入B，我們發(fā)現(xiàn)其延遲為負(fù)值，所以這一組數(shù)據(jù)我們作為錯(cuò)誤數(shù)據(jù)。這主要由于動(dòng)態(tài)組合電路存在靜態(tài)功耗：對于常規(guī)CMOS電路，在穩(wěn)態(tài)時(shí)不存在直流導(dǎo)通電流，理想情況下靜態(tài)功耗為零，但是由于亞閾值漏電流的存在，使得電路的靜態(tài)功耗并不為零。 TPHL=。 TPHL=。總是輸出布爾函數(shù)值（除非在開關(guān)的瞬間）。同時(shí)我們通過改變某一mos管的寬度，來分析其對時(shí)間分析的影響。2. 實(shí)驗(yàn)內(nèi)容： 自行選擇一個(gè)時(shí)序電路，例如，正鎖存器； 繪制時(shí)序邏輯電路圖，并進(jìn)行瞬時(shí)分析； 分析時(shí)序電路的建立時(shí)間和保持時(shí)間； 利用TSPC方式實(shí)現(xiàn)一個(gè)組合邏輯，并進(jìn)行瞬時(shí)分析； 繪制雙穩(wěn)電路電路圖，對其進(jìn)行瞬時(shí)分析，觀察波形圖，分析其工作原理。將利用TSPC方式實(shí)現(xiàn)一個(gè)組合邏輯，并進(jìn)行瞬時(shí)分析。4. 實(shí)驗(yàn)結(jié)果Spice文件：仿真曲線：分析：通過上圖分析，我們可以得到當(dāng)CLK為高電平時(shí)，輸入為高電平，輸出也為高電平；輸入為低電平時(shí)，輸出也為低電平；當(dāng)CLK為低電平時(shí)，輸出保持不變。結(jié)合對電路圖的理論分析，我們發(fā)現(xiàn)我們所繪制的電路實(shí)現(xiàn)了TSPC的電路邏輯功能。、靜態(tài)以及動(dòng)態(tài)不同實(shí)現(xiàn)方式對電路性能的影響。扇入n需要2n晶體管（其中一半為P管）4） 動(dòng)態(tài)電路依賴高阻節(jié)點(diǎn)電容暫存信號(hào)電荷；結(jié)構(gòu)簡單，寄生小，速度快，易受噪聲影響；扇入n需要n+2晶體管（其中n+1個(gè)N管和一個(gè)為P管） 實(shí)驗(yàn)結(jié)論 通過本次實(shí)驗(yàn)，我們了解了基本的時(shí)序電路，并學(xué)習(xí)和設(shè)計(jì)TSPC電路，在本實(shí)驗(yàn)中，我們繪制了正鎖存器電路，并對其進(jìn)行瞬時(shí)分析和時(shí)間分析，驗(yàn)證其邏輯功
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