模擬集成電路設(shè)計(jì)訓(xùn)練報(bào)告-預(yù)覽頁(yè)
【正文】 + jω??0 幅頻特性示意圖如下： 當(dāng) ω =ω 0時(shí)，增益， RC的移相網(wǎng)絡(luò)均為衰減網(wǎng)絡(luò)， V0 + V+ R3 C ω/ω0 A(ω) 1 1 0 1 45176。只要噪聲和干擾的大小處在遲滯的寬度之內(nèi)，就不會(huì)引起錯(cuò)誤的階躍。 所以 RS 上面的壓降要盡量小，小到可以忽略，最好在 100mv 以下，這樣可以減小襯偏效應(yīng)帶來(lái)的影響。 模擬集成電路設(shè)計(jì)實(shí)驗(yàn) 5 (二 ) 偏置電路 偏置電路原理圖 此處所用偏置是一個(gè)恒定跨導(dǎo)電路， COMS 管的電流公式如下 ???? = ??2?? ??????? ????(??gs?Vth)2(1 +?? ? ??ds) 首先，如果想要保證 Id1 和 Id2 的電流相等的話(huà)，就需要 M1 和 M2 的寬長(zhǎng)比相等，即 (W/L)1=(W/L)2。 當(dāng) VDD 把電流加在 R1 上面的時(shí)候 ， R1 為 M1帶來(lái)導(dǎo)通電壓，一旦 M1 導(dǎo)通， M1的漏極電壓逐漸升高，直至 M2 也導(dǎo)通，此時(shí) M2 為偏置電路帶來(lái)電流，當(dāng)電流達(dá)到偏置電路工作點(diǎn)，此時(shí)的 R1和 R2的壓降使得 M2的柵極電壓迅速下降， M1 和 M2 截止，此時(shí)自啟動(dòng)電路不再妨礙正常的偏置電路 的 基準(zhǔn)工作點(diǎn)。 圖（ 1） 模擬集成電路設(shè)計(jì)實(shí)驗(yàn) 4 三、 實(shí)驗(yàn)電路理論推導(dǎo) (一 ) 啟動(dòng)電路 啟動(dòng)電路原理圖 Q端連接著偏置電路，實(shí)際上，偏置電路工作在 零電流 的條件下的可能性很大，除非長(zhǎng)期去預(yù)防措施， 振蕩電路需要 自啟動(dòng) 電路來(lái)防止偏置電路停留在零電流狀態(tài)。 本實(shí)驗(yàn)中涉及的部分主要是 Cadence cdsSPICE。 Cadence 是一個(gè)大型的 EDA 軟件，它幾乎可以完成電子設(shè)計(jì)的方方面面，包括ASIC 設(shè)計(jì)、 FPGA 設(shè)計(jì)和 PCB 板設(shè)計(jì)， Cadence 在仿真、電路圖設(shè)計(jì)、自動(dòng)布局布線(xiàn)、版圖設(shè)計(jì)及驗(yàn)證等方面有著絕對(duì)的優(yōu)勢(shì)。為了實(shí)現(xiàn)保證以及提高電路的功能，在此基礎(chǔ)上，再加上啟動(dòng)電路、偏置電路、遲滯比較器以及 T觸發(fā) 器。在穩(wěn)定狀態(tài)，起動(dòng)電路不影響穩(wěn)定狀態(tài)時(shí)所期望的電流值。 M1 和 M2 的溝道長(zhǎng)度也不能太短， 防 止溝道調(diào)制效應(yīng)。襯偏電壓是直接加在源極和襯底之間的反向電壓，它可以使場(chǎng)感應(yīng)結(jié)的耗盡層厚度進(jìn)一步展寬，并引起其中的空間電荷面密度增加，從而導(dǎo)致閾值電壓 Vth 升高 ,而閾值電壓的升高又將進(jìn)一步影響到器件的 Id 及其整個(gè)的性能，例如柵極跨導(dǎo)降低等。 在實(shí)際的應(yīng)用中，利用電路的遲滯特性可以有效地克服噪聲和干擾的影響。C2 RC 在這個(gè)振蕩器中充當(dāng)定時(shí)元件的功能。 R2R1 + R2 ????1 = ?????? R2R1 +R2 同理可得輸入高電平 Vil，輸出高電平 Vol 的關(guān)系式子 Vil= Vol這個(gè)過(guò)程實(shí)際上就是零狀態(tài)響應(yīng)。 C e?t?? C上面的電壓按照指數(shù)規(guī)律下降，直到其值等于 Vil 時(shí)， Vo 由 Vol 上躍到 Voh,如此循環(huán)往復(fù)，就形成輸出所需要的方波。 In(1 +2 同相輸入端輸入一個(gè) 參考電壓 ，這個(gè)參考電壓直接由下拉電阻分壓提供，反相輸入端則輸入由振蕩器輸出的 方波 。給 V1 輸入一個(gè)閾值電壓，設(shè)置閾值電壓 V1=。 振蕩電路的輸出波形的頻率難以調(diào)整到準(zhǔn)確的 50%占空比，運(yùn)用 T 觸發(fā)器能夠進(jìn)行波形整形以及 將輸出波形的占空比 調(diào)整至精準(zhǔn)的 50%。 模擬集成電路設(shè)計(jì)實(shí)驗(yàn) 23 五、 實(shí)驗(yàn)過(guò)程遇到的主要障礙以及解決過(guò)程 1. T 觸發(fā)器的電壓 問(wèn)題 ： 在做 T 觸發(fā)器的過(guò)程中，我先使用的是 D 觸發(fā)器的原理圖，在此基礎(chǔ)上連接 T觸發(fā)器，但是它出來(lái)的結(jié)果一直不對(duì)。 2. 振蕩器的運(yùn)算放大器的元件參數(shù)設(shè)置 問(wèn)題 ： 在斷開(kāi)振蕩器，單獨(dú)調(diào)整內(nèi)部運(yùn)算放大器的過(guò)程中，我的各個(gè)元件的區(qū)始終有一個(gè) CMOS 管調(diào)不到 region2 。原先的 R1 我連接的是 GND，后來(lái)給 R2 一個(gè) 相對(duì)較大的電壓值之后，輸出的電壓是所要的結(jié)果（具體結(jié)果見(jiàn)第四節(jié)）。 我意識(shí)到，在制作電路的過(guò)程中，首先要對(duì)要做的功能電路有一個(gè)理論上的知識(shí)儲(chǔ)備，這樣才能在電路出現(xiàn)問(wèn)題的時(shí)候找到對(duì)應(yīng)的切入點(diǎn)，分析問(wèn)題并且解決問(wèn)題
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