【正文】 電路屬性 布線狀況 BBL 布線 寬度可變的布線通道 等寬的布線通道 掩膜版數(shù)目 ( 單層金屬 ) 全套 全套 全套 全套 全套 1 ～ 2 設(shè)計技術(shù) 全定制 符號圖 積木塊(BB L ) 標(biāo)準(zhǔn)單元 掩膜編程P L A 門陣列 現(xiàn)場編程 P L D 功能 / 面積 + + + + ? ? ? ? ? ? ? ? ? 電路速度 + + + + + ? ? ? ? ? ? ? 設(shè)計出錯率 + + + + ? ? ? ? ? ? ? ? ? ? 重新設(shè)計的可能性 ? ? ? ? ? + + + + + 可測性 ? ? ? ? ? ? ++ ? + + 設(shè)計效率 ? ? ? ? ? ? ? ? ? + + + + 適合批量 105 105 104 104 1 02? 103 103 102 兼容設(shè)計方法 ?不同的設(shè)計方法有各自的優(yōu)勢，如果把它們優(yōu)化組合起來，則有望設(shè)計出性能良好的電路。 ? 以微處理器為例 ? 數(shù)據(jù)邏輯：位片式或陣列結(jié)構(gòu)網(wǎng)絡(luò) ， 圖形重復(fù)多：BBL方法 ， ALU、 移位器 、 寄存器等作為單元進(jìn)行人工全定制設(shè)計 ? 隨機控制邏輯：差別較大 ， SC或 PLA方法實現(xiàn) ? 存儲器： ROM或 RAM實現(xiàn) 版圖設(shè)計方法確定功能劃分B B L 單元、存儲器、P L A 設(shè)計芯片平面布局外圍布線頂層功能塊版圖設(shè)計版圖檢查驗證功能分析、性能驗算兼容設(shè)計過程 數(shù)據(jù)邏輯、控制邏輯、存儲器管理、外部總線控制及時鐘等頂層功能塊及相應(yīng)子功能塊 可測性設(shè)計技術(shù) ? 什么是集成電路測試？ 對制造出的電路進(jìn)行功能和性能檢測，檢測并定位出電路的故障，用盡可能短的時間挑選出合格芯片。 ? 集成電路測試的特殊性 ? 什么是可測性設(shè)計 ？ 在盡可能少地增加附加引線腳和附加電路 ， 并使芯片性能損失最小的情況下 ， 滿足電路可控制性和可觀察性的要求 ? 可控制： 從輸入端將芯片內(nèi)部邏輯電路置于指定狀態(tài) ? 可觀察： 直接或間接地從外部觀察內(nèi)部電路的狀態(tài) 結(jié)構(gòu)式測試技術(shù) ? 掃描途徑測試 ? 概念： 將 時序元件和組合電路隔離 開，解決時序電路測試?yán)щy的問題。 將芯片中的時序元件 (如觸發(fā)器、寄存器等 )連接成一個或數(shù)個移位寄存器 (即掃描途徑 )，在組合電路和時序元件之間增加隔離開關(guān)，并 用專門信號控制芯片工作于正常工作模式或測試模式 。當(dāng)芯片處于正常模式時，組合電路的反饋輸出作為時序元件的輸入，移位寄存器不工作；當(dāng)芯片處于測試模式時，組合電路的反饋輸出與時序元件的連接斷開，可以從掃描輸入端向時序元件輸入信號，并可以將時序元件的輸出移出進(jìn)行觀察 組合邏輯 移位寄存器 (掃描路徑 ) 輸出 輸入 模式 選擇 時鐘 掃描 進(jìn) 掃描 出 反饋 輸入 反饋 輸出 1. 測試模式，掃描途徑是否正確； 2. 測試序列移入移位寄存器，穩(wěn)定后組合電路輸入，與反饋輸入一起通過組合邏輯，觀察組合邏輯的輸出，與期望值比較； 3. 正常工作模式，組合電路的反饋輸出送入時序元件；將電路轉(zhuǎn)為測試模式把時序元件中的內(nèi)容移出，也與期望值比較，與上述組合邏輯的輸出一起用來檢查芯片的功能 測試序列用確定性算法自動生成 ? 掃描途徑測試技術(shù)存在的問題 ? 需要增加控制電路數(shù)量和外部引腳，需要將分散的時序元件連在一起，導(dǎo)致芯片面積增加和速度降低； ? 串行輸出結(jié)果，測試時間較長。 特征量分析測試技術(shù) ?內(nèi)建測試 技術(shù)，在芯片內(nèi)部設(shè)計了“測試設(shè)備”來檢測芯片的功能，避免了數(shù)據(jù)需要串行傳輸?shù)酵獠吭O(shè)備的問題 ? 概念： 把對應(yīng)輸入信號的各節(jié)點響應(yīng)序列壓縮，提取出相應(yīng)的特征量，保存在寄存器中， 只需比較實測響應(yīng)序列和正常序列的特征量 ，可以減少計算機內(nèi)存，提高測試速度 ? 增加的芯片面積不多，但故障檢測和診斷的有效率不高 自測試技術(shù) ?在芯片內(nèi)部建立自測試結(jié)構(gòu)電路，不需要外部激勵。 ? 常見的自測試結(jié)構(gòu)包括表決電路、錯誤檢測與校正碼技術(shù)等 集成電路設(shè)計舉例 四位運算器的設(shè)計流程 ? 運算器要求： I/O端口 四位寄存 器陣列 四位 ALU 四位循環(huán) 移位器 方向控制 選擇和控制 運算控制 移位控制 ? 設(shè)計過程（假設(shè)沒有邏輯綜合軟件） ? 功能設(shè)計：功能劃分：算術(shù)邏輯單元、移位器、寄存器陣列、 I/O端口等頂層功能塊，并由控制線協(xié)調(diào)各功能塊的工作 ? 邏輯和電路設(shè)計： ?單元庫中有 BBL單元可直接調(diào)用，進(jìn)行邏輯模擬； ?沒有，基于門單元庫對各功能塊分別設(shè)計，通過邏輯圖輸入進(jìn)行邏輯模擬，將各功能塊組裝生成整個電路的邏輯網(wǎng)表，對此再進(jìn)行邏輯模擬 ? 版圖設(shè)計 ?初步的布圖規(guī)劃，初步總體平面圖（總線結(jié)構(gòu)） ? 各功能塊的版圖設(shè)計及版圖組裝 ? 版圖驗證 作業(yè)： 1. 試述門陣列和標(biāo)準(zhǔn)單元設(shè)計方法的概念和它們之間的異同點。 2. 標(biāo)準(zhǔn)單元庫中的單元的主要描述形式有哪些 ？ 分別在 IC設(shè)計的什么階段應(yīng)用 ？ 3. 集成電路的可測性設(shè)計是指什么 ？ 4. 用 PLA方法實現(xiàn)： O1=abc, O2=ab’+c ? ASSP(application specific standard products): 賣給多個用戶，列入制造商的產(chǎn)品目錄，如 LAN用電路，圖形處理用電路，通信用 CODEC等， 32BIT RISC MPU為 CORE的 ASSP ? ASIC依然有生命力，使產(chǎn)品有別，獲得更大市場份額和利潤 作業(yè)： 路的典型設(shè)計流程。 IC設(shè)計的主要特點 。 作 業(yè) ?設(shè)計一套采用 CMOS工藝的與非門電路的版圖 ?試述門陣列和標(biāo)準(zhǔn)單元設(shè)計方法的概念和它們之間的異同點。