【正文】 電路屬性 布線狀況 BBL 布線 寬度可變的布線通道 等寬的布線通道 掩膜版數(shù)目 ( 單層金屬 ) 全套 全套 全套 全套 全套 1 ～ 2 設(shè)計(jì)技術(shù) 全定制 符號(hào)圖 積木塊(BB L ) 標(biāo)準(zhǔn)單元 掩膜編程P L A 門(mén)陣列 現(xiàn)場(chǎng)編程 P L D 功能 / 面積 + + + + ? ? ? ? ? ? ? ? ? 電路速度 + + + + + ? ? ? ? ? ? ? 設(shè)計(jì)出錯(cuò)率 + + + + ? ? ? ? ? ? ? ? ? ? 重新設(shè)計(jì)的可能性 ? ? ? ? ? + + + + + 可測(cè)性 ? ? ? ? ? ? ++ ? + + 設(shè)計(jì)效率 ? ? ? ? ? ? ? ? ? + + + + 適合批量 105 105 104 104 1 02? 103 103 102 兼容設(shè)計(jì)方法 ?不同的設(shè)計(jì)方法有各自的優(yōu)勢(shì)，如果把它們優(yōu)化組合起來(lái)，則有望設(shè)計(jì)出性能良好的電路。 ? 以微處理器為例 ? 數(shù)據(jù)邏輯：位片式或陣列結(jié)構(gòu)網(wǎng)絡(luò) ， 圖形重復(fù)多：BBL方法 ， ALU、 移位器 、 寄存器等作為單元進(jìn)行人工全定制設(shè)計(jì) ? 隨機(jī)控制邏輯：差別較大 ， SC或 PLA方法實(shí)現(xiàn) ? 存儲(chǔ)器： ROM或 RAM實(shí)現(xiàn) 版圖設(shè)計(jì)方法確定功能劃分B B L 單元、存儲(chǔ)器、P L A 設(shè)計(jì)芯片平面布局外圍布線頂層功能塊版圖設(shè)計(jì)版圖檢查驗(yàn)證功能分析、性能驗(yàn)算兼容設(shè)計(jì)過(guò)程 數(shù)據(jù)邏輯、控制邏輯、存儲(chǔ)器管理、外部總線控制及時(shí)鐘等頂層功能塊及相應(yīng)子功能塊 可測(cè)性設(shè)計(jì)技術(shù) ? 什么是集成電路測(cè)試？ 對(duì)制造出的電路進(jìn)行功能和性能檢測(cè)，檢測(cè)并定位出電路的故障，用盡可能短的時(shí)間挑選出合格芯片。 ? 集成電路測(cè)試的特殊性 ? 什么是可測(cè)性設(shè)計(jì) ？ 在盡可能少地增加附加引線腳和附加電路 ， 并使芯片性能損失最小的情況下 ， 滿足電路可控制性和可觀察性的要求 ? 可控制： 從輸入端將芯片內(nèi)部邏輯電路置于指定狀態(tài) ? 可觀察： 直接或間接地從外部觀察內(nèi)部電路的狀態(tài) 結(jié)構(gòu)式測(cè)試技術(shù) ? 掃描途徑測(cè)試 ? 概念： 將 時(shí)序元件和組合電路隔離 開(kāi)，解決時(shí)序電路測(cè)試?yán)щy的問(wèn)題。 將芯片中的時(shí)序元件 (如觸發(fā)器、寄存器等 )連接成一個(gè)或數(shù)個(gè)移位寄存器 (即掃描途徑 )，在組合電路和時(shí)序元件之間增加隔離開(kāi)關(guān)，并 用專門(mén)信號(hào)控制芯片工作于正常工作模式或測(cè)試模式 。當(dāng)芯片處于正常模式時(shí)，組合電路的反饋輸出作為時(shí)序元件的輸入，移位寄存器不工作；當(dāng)芯片處于測(cè)試模式時(shí)，組合電路的反饋輸出與時(shí)序元件的連接斷開(kāi)，可以從掃描輸入端向時(shí)序元件輸入信號(hào)，并可以將時(shí)序元件的輸出移出進(jìn)行觀察 組合邏輯 移位寄存器 (掃描路徑 ) 輸出 輸入 模式 選擇 時(shí)鐘 掃描 進(jìn) 掃描 出 反饋 輸入 反饋 輸出 1. 測(cè)試模式，掃描途徑是否正確； 2. 測(cè)試序列移入移位寄存器，穩(wěn)定后組合電路輸入，與反饋輸入一起通過(guò)組合邏輯，觀察組合邏輯的輸出，與期望值比較； 3. 正常工作模式，組合電路的反饋輸出送入時(shí)序元件；將電路轉(zhuǎn)為測(cè)試模式把時(shí)序元件中的內(nèi)容移出，也與期望值比較，與上述組合邏輯的輸出一起用來(lái)檢查芯片的功能 測(cè)試序列用確定性算法自動(dòng)生成 ? 掃描途徑測(cè)試技術(shù)存在的問(wèn)題 ? 需要增加控制電路數(shù)量和外部引腳，需要將分散的時(shí)序元件連在一起，導(dǎo)致芯片面積增加和速度降低； ? 串行輸出結(jié)果，測(cè)試時(shí)間較長(zhǎng)。 特征量分析測(cè)試技術(shù) ?內(nèi)建測(cè)試 技術(shù)，在芯片內(nèi)部設(shè)計(jì)了“測(cè)試設(shè)備”來(lái)檢測(cè)芯片的功能，避免了數(shù)據(jù)需要串行傳輸?shù)酵獠吭O(shè)備的問(wèn)題 ? 概念： 把對(duì)應(yīng)輸入信號(hào)的各節(jié)點(diǎn)響應(yīng)序列壓縮，提取出相應(yīng)的特征量，保存在寄存器中， 只需比較實(shí)測(cè)響應(yīng)序列和正常序列的特征量 ，可以減少計(jì)算機(jī)內(nèi)存，提高測(cè)試速度 ? 增加的芯片面積不多，但故障檢測(cè)和診斷的有效率不高 自測(cè)試技術(shù) ?在芯片內(nèi)部建立自測(cè)試結(jié)構(gòu)電路，不需要外部激勵(lì)。 ? 常見(jiàn)的自測(cè)試結(jié)構(gòu)包括表決電路、錯(cuò)誤檢測(cè)與校正碼技術(shù)等 集成電路設(shè)計(jì)舉例 四位運(yùn)算器的設(shè)計(jì)流程 ? 運(yùn)算器要求： I/O端口 四位寄存 器陣列 四位 ALU 四位循環(huán) 移位器 方向控制 選擇和控制 運(yùn)算控制 移位控制 ? 設(shè)計(jì)過(guò)程（假設(shè)沒(méi)有邏輯綜合軟件） ? 功能設(shè)計(jì)：功能劃分：算術(shù)邏輯單元、移位器、寄存器陣列、 I/O端口等頂層功能塊，并由控制線協(xié)調(diào)各功能塊的工作 ? 邏輯和電路設(shè)計(jì)： ?單元庫(kù)中有 BBL單元可直接調(diào)用，進(jìn)行邏輯模擬； ?沒(méi)有，基于門(mén)單元庫(kù)對(duì)各功能塊分別設(shè)計(jì)，通過(guò)邏輯圖輸入進(jìn)行邏輯模擬，將各功能塊組裝生成整個(gè)電路的邏輯網(wǎng)表，對(duì)此再進(jìn)行邏輯模擬 ? 版圖設(shè)計(jì) ?初步的布圖規(guī)劃，初步總體平面圖（總線結(jié)構(gòu)） ? 各功能塊的版圖設(shè)計(jì)及版圖組裝 ? 版圖驗(yàn)證 作業(yè)： 1. 試述門(mén)陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)方法的概念和它們之間的異同點(diǎn)。 2. 標(biāo)準(zhǔn)單元庫(kù)中的單元的主要描述形式有哪些 ？ 分別在 IC設(shè)計(jì)的什么階段應(yīng)用 ？ 3. 集成電路的可測(cè)性設(shè)計(jì)是指什么 ？ 4. 用 PLA方法實(shí)現(xiàn)： O1=abc, O2=ab’+c ? ASSP(application specific standard products): 賣(mài)給多個(gè)用戶，列入制造商的產(chǎn)品目錄，如 LAN用電路，圖形處理用電路，通信用 CODEC等， 32BIT RISC MPU為 CORE的 ASSP ? ASIC依然有生命力，使產(chǎn)品有別，獲得更大市場(chǎng)份額和利潤(rùn) 作業(yè)： 路的典型設(shè)計(jì)流程。 IC設(shè)計(jì)的主要特點(diǎn) 。 作 業(yè) ?設(shè)計(jì)一套采用 CMOS工藝的與非門(mén)電路的版圖 ?試述門(mén)陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)方法的概念和它們之間的異同點(diǎn)。