【正文】 ，通道寬度和位置固定，并預(yù)先完成接觸孔和連線以外的芯片加工步驟，形成母片 根據(jù)不同的應(yīng)用，設(shè)計出不同的接觸孔版和金屬連線版，單元內(nèi)部連線及單元間連線實現(xiàn)所需電路功能 母片半定制技術(shù) 門陣列結(jié)構(gòu) ?單元區(qū)結(jié)構(gòu)： 舉例：六管 CMOS單元 由該結(jié)構(gòu)實現(xiàn)三輸入或非門 ? 輸入 /輸出單元：芯片四周 舉例：圖 ，輸入、輸出、電源 ? 輸入保護 (防止柵擊穿 )：嵌位二極管、保護電阻 ? 輸出驅(qū)動：寬長比大的器件（梳狀或馬蹄狀） 寄存器傳輸 級行為描述 邏輯網(wǎng)表 邏輯模擬 制版 /流片 /測試 /封裝 設(shè)計中心 Foundry 向 Foundry提供 網(wǎng)表 布局布線 掩膜版圖 版圖檢查 /網(wǎng)表和參數(shù) 提取 /網(wǎng)表一致性檢查 后仿真 產(chǎn)生測試向量 行為仿真 邏輯圖 綜合 生成延遲 文件 單元庫 門陣列設(shè)計過程 ?門陣列方法的設(shè)計特點：設(shè)計周期短 ， 設(shè)計成本低 ， 適合設(shè)計適當規(guī)模 、 中等性能 、 要求設(shè)計時間短 、 數(shù)量相對較少的電路 ?不足：設(shè)計靈活性較低；門利用率低；芯片面積浪費 ?門海設(shè)計技術(shù)：一對不共柵的 P管和 N管組成的基本單元鋪滿整個芯片，布線通道不確定（可將基本單元鏈改成無用器件區(qū)走線），宏單元連線在無用器件區(qū)上進行 ? 門利用率高，集成密度大，布線靈活，保證布線布通率 ? 仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用 ?激光掃描陣列：特殊的門陣列設(shè)計方法 對于一個特殊結(jié)構(gòu)的門陣列母片，片上晶體管和邏輯門之間都有電學(xué)連接， 用專門的激光掃描光刻設(shè)備切斷不需要連接處的連線 ，實現(xiàn) ASIC功能。但制備時間較長。 ?標準單元庫：標準單元庫中的單元是用人工 優(yōu)化設(shè)計 的，力求達到最小的面積和最好的性能，完成設(shè)計規(guī)則檢查和電學(xué)驗證 ? 描述電路單元在不同層級的屬性的一組數(shù)據(jù) ?邏輯符號（ L）： 單元名稱與符號、 I/O端：用于邏輯圖 ?功能描述 ?電路結(jié)構(gòu)、電學(xué)指標 ?拓撲版圖（ O）： 拓撲單元名、單元寬度高度、 I/O位置及名稱 ?掩膜版圖（ A） 舉例： ? 不同設(shè)計階段調(diào)用不同描述 ? 標準單元庫主要包括 ? 與非門、或非門、觸發(fā)器、鎖存器、移位寄存器 ? 加法器、乘法器、除法器、算術(shù)運算單元、 FIFO等較大規(guī)模單元 ? 模擬單元模塊：振蕩器、比較器等 同一功能的單元有幾種不同的類型，視應(yīng)用不同選擇 標準單元設(shè)計 ?基本排列形式： 雙邊 I/O、 單邊 I/O、 連線單元（單層布線中用得較多、跨單元連線） ? 走線： ? 電源和地線一般要求從單元左右邊進出，信號端從上下進出。 ? 掩膜編程： 通過設(shè)計掩膜版圖來實現(xiàn)所需的電路功能，但由于可編程邏輯器件的規(guī)則結(jié)構(gòu)，設(shè)計及驗證比較容易實現(xiàn)。采用不規(guī)則的晶體管位置實現(xiàn)一定的邏輯，但晶體管可能的位置是規(guī)則的 舉例： 盡量采用“或非”門 baabO ??1babaO ??2nn xxxxxxxxO ???????? ???? 321321時鐘 2 O 2 O 1 時鐘 1 a b V DD V DD PMOS管 NMOS管 可編程陣列邏輯 (PAL) 和通用陣列邏輯 (GAL) ?PAL： 固定或矩陣 （ 八個輸入端即可滿足邏輯組合要求 ） ， 可編與矩陣 （ 輸入項可增多 ） ? 結(jié)構(gòu)簡化 、 工藝簡單 ? 現(xiàn)場編程 ? 不同輸出結(jié)構(gòu)選用不同的 PAL器件 ?GAL： 固定或矩陣： 浮柵工藝： 控制柵上施加足夠高的電壓且漏端接地時，浮柵上將存儲負電荷，當控制柵接地而漏端加適當?shù)恼妷簳r，浮柵將放電，實現(xiàn)了電編程；具有不揮發(fā)性，掉電后不用重新編程 ? 提高可編程速度和器件速度 ? 電擦寫，可重復(fù)編程，不需要窗口式的封裝 ? 輸出邏輯單元有一些考慮：可編程可重新配置 ? 具有安全保護單元 ? 編程方式：現(xiàn)場編程 ? PAL 和 GAL的器件密度較低，幾百門 ?近年來出現(xiàn)高密度可編程邏輯器件 HDPLD、 系統(tǒng)內(nèi)編程邏輯器件 ISPLD Lattice的 pLSI1000,2022,3000系列， 14000門 ? HDPLD： ? 集總布線區(qū)（ GRP： global routing pool）： 用于內(nèi)部邏輯連接 ? 四周通用邏輯塊（ GLB）、 輸出布線區(qū)（ ORP： GLB輸出與管腳之間互連）輸入總線 IB ? 可實現(xiàn)高速控制器等， DSP、 數(shù)據(jù)加密等子系統(tǒng) ?系統(tǒng)內(nèi)編程邏輯器件 ISPLD（ in systemprogrammable logic device ）： 帶串行接口及使能端（用作串口或正常信號端） 串行口：數(shù)據(jù)輸入、數(shù)據(jù)輸出、時鐘、模式選擇 ? 具有 GAL和 HDPLD的可編程、再配置功能 ? 可編程、再配置在系統(tǒng)內(nèi)或 PCB板上進行 ? 消除管腳多次彎曲 ? 易于進行電路版級測試 ? 一塊電路板有不同功能：硬件軟件化 現(xiàn)場可編程門陣列 (FPGA) （ 邏輯單元陣列） ?集成度高，使用靈活，引腳數(shù)多 (可多達 100多條 )，可以實現(xiàn)更為復(fù)雜的邏輯功能 ? 不是與或結(jié)構(gòu)，以可配置邏輯功能塊（ configurable logic block） 排成陣列，功能塊間為互連區(qū)，輸入 /輸出功能塊 IOB ?可編程的內(nèi)部連線：特殊設(shè)計的通導(dǎo)晶體管和可編程的開關(guān)矩陣 ? CLB、 IOB的配置及內(nèi)連編程通過存儲器單元陣列實現(xiàn) ?現(xiàn)場編程 ? XILINX： 用 SRAM存儲內(nèi)容控制互連：允許修改 配置程序 —— 存儲器單元陣列中各單元狀態(tài) ——控制 CLB的可選配置端、多路選擇端 控制 IOB的可選配置端 控制 通導(dǎo)晶體管的狀態(tài)和開關(guān)矩陣的連接關(guān)系 ? ACTEL： 可熔通的點，不可逆，易于保密 ?適用： 200塊以下的原型設(shè)計 ? P