集成電路版圖設(shè)計(jì)(2)(已修改)
2025-01-19 01:54 本頁面
【正文】 第七章 集成電路版圖設(shè)計(jì) 版圖設(shè)計(jì) 概述 ? 版圖 (Layout)是集成電路設(shè)計(jì)者將設(shè)計(jì)并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，包含了集成電路尺寸大小、各層拓?fù)涠x等有關(guān)器件的所有物理信息。 ? 集成電路制造廠家根據(jù) 版圖 來制造掩膜。版圖的設(shè)計(jì)有特定的規(guī)則，這些規(guī)則是集成電路制造廠家根據(jù)自己的工藝特點(diǎn)而制定的。不同的工藝，有不同的設(shè)計(jì)規(guī)則。 ? 設(shè)計(jì)者只有得到了廠家提供的規(guī)則以后，才能開始設(shè)計(jì)。 ? 版圖在設(shè)計(jì)的過程中要進(jìn)行定期的檢查，避免錯(cuò)誤的積累而導(dǎo)致難以修改。 ? 很多集成電路的設(shè)計(jì)軟件都有設(shè)計(jì)版圖的功能， Cadence 的Virtuoso的版圖設(shè)計(jì)軟件幫助設(shè)計(jì)者在圖形方式下繪制版圖。 版圖設(shè)計(jì)流程 設(shè)計(jì)規(guī)則檢查 DRC Design Rule Check 電氣規(guī)則檢查 ERC Electrical Rule Check 版圖與線路圖比較程序 Layout Versus Schematic（ LVS） 版圖寄生參數(shù)提取LPE Layout Parameter Extraction 寄生電阻提取 PRE Parasitic Resistance Extraction 4 第 7章 版圖設(shè)計(jì) 工藝流程定義 版圖 幾何設(shè)計(jì)規(guī)則 圖元 電學(xué)設(shè)計(jì)規(guī)則 布線規(guī)則 版圖設(shè)計(jì) 版圖檢查 版圖數(shù)據(jù)提交 選擇工藝流程需要考慮的因素 選擇某一家公司的某一工藝來實(shí)現(xiàn)我們所設(shè)計(jì)的 IC，除了 Design Rules外尚會(huì)包含下列資料。 1. 工藝參數(shù) ：如每一層的厚度，深度 …等。 2. 工藝流程 ：如每一步驟所需的時(shí)間。 3. 設(shè)計(jì)指導(dǎo) (Design guide)：如告訴你如何加 contact，如何用library，如何用避免 Latch Up…等 4. SPICE Parameters： SPICE的參數(shù)。一般還有分是那一種 SPICE的參數(shù)。這些參數(shù)大致分為 (1) 基本 (Typical)； (2) 最快 (Fast) 及 (3) 最慢 (Slow)。 5. Package：可用的包裝及 Pin Count。 6. Area：每一個(gè) Die的最大容許面積。 7. Testing：測試方法 8. 其它 ：如溫度系數(shù)，片電阻 (Sheet resistance) 系數(shù)， Tape out的流程 …等。 工藝流程定義 設(shè)計(jì)規(guī)則是以晶圓廠實(shí)際制造過程為基準(zhǔn)，經(jīng)過實(shí)際驗(yàn)證過的一整套參數(shù)，是進(jìn)行版圖設(shè)計(jì)必須遵守的規(guī)則，版圖設(shè)計(jì)是否符合設(shè)計(jì)規(guī)則是流片是否成功的一個(gè)關(guān)鍵。每一家公司的 Design Rules并不相同，同一公司不同 Process其 Design Rules也會(huì)不相同，即使是同一公司同一 Process，其 Design Rules也會(huì) Upgrade。 以臺(tái)灣半導(dǎo)體制造公司 (TSMC)的 CMOS工藝為例 ， 我們給出從工藝文件出發(fā)到設(shè)計(jì)出版圖的途徑。 TSMC的 CMOS工藝是 MOSIS 1998年以來提供服務(wù)的深亞微米工藝，以下簡要介紹利用該工藝的技術(shù)文件進(jìn)行芯片設(shè)計(jì)的流程。 金屬布線層及其性能參數(shù) TSMC的 ?m溝道尺寸和對(duì)應(yīng)的電源電壓 、 電路布局圖中金屬布線層及其性能參數(shù)見表 。 溝道長(μm) 金屬布線層數(shù) 多晶硅布線層數(shù) 電源電壓(V) W/L 閥值電壓 （ V） 31級(jí)環(huán)行振蕩器頻率(MHz) NMOS PMOS 3 2 MOSIS為 TSMC ?mCMOS工藝定義的全部工藝層 層名 層號(hào) (GDSII) 對(duì)應(yīng)的 CIF名稱 說明 Contact 25 CCC 接觸孔 N_well 42 CWN N阱 Active 43 CAA 有源層 P_plus_select 44 CSP P型擴(kuò)散 N_plus_select 45 CSN N型擴(kuò)散 Poly 46 CPG 多晶硅 Electrode 56 CEL 第二層多晶硅 Metal1 49 CMF 第一層金屬 Via1 50 CVA 連接第一與第二層金屬的接觸孔 Metal2 51 CMS 第二層金屬 Via2 61 CVS 連接第二與第三層金屬的接觸孔 Metal3 62 CMT 第三層金屬 Glass 52 COG 鈍化玻璃 新加坡 Chartered ?mCMOS工藝定義的全部工藝層 ?m 制程結(jié)構(gòu) M e t a l 1I M D 10 . 1 8 u m p r o c e s s S t r u c t u r e0 . 1 8 u m p r o c e s s S t r u c t u r eM e t a l 3H D P o x i d eP a s s i v a t i o n P E S i NA S iP w e l lN A P TN w e l lP A P TV T PP o l yP S DN S DN S DN S DP S DP S DWWWWI L DT r e n c h o x i d eM e t a l 4I M D 4WWWI M D 5M e t a l 6I M D 3WWM e t a l2I M D 2M e t a l_ 5WWWWWWWWM e t a lP S u b s t r a t eM e t a lW WWWM e t a l 4W WWM e t a lW WM e t a l 2M e t a l 5WWWWWWWW10 n Feature size L= n VDD n Deep NWELL to reduce substrate noise n MIM capacitor(1fF/um^2) n Thic
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