集成電路版圖設(shè)計(2)-閱讀頁
2025-01-22 01:54本頁面
【正文】 e lV D DV D D C 2 V D D V D Do f f s e tc a n c e lG N DV I N 1G N DV I N 1G N DG N DV O U T 1G N DV O U T 2G N DI n b u f 四 級 放 大 器O u tB u f限幅放大器的版圖布局 3. 元件布局與布線 利用版圖編輯工具設(shè)計版圖的基本步驟 1) 運(yùn)行版圖編輯工具，建立版圖文件； 2) 在畫圖窗口內(nèi)根據(jù)幾何參數(shù)值調(diào)元器件和子單元的版圖； 3) 在不同的層內(nèi)進(jìn)行元器件和子單元之間的連接； 4) 調(diào)用 DRC程序進(jìn)行設(shè)計規(guī)則檢查，修改錯誤； 5) 調(diào)用電路提取程序提取版圖對應(yīng)的元件參數(shù)和電路拓?fù)洌? 6) 與分析階段建立的電路圖文件結(jié)合進(jìn)行版圖與電路圖對照分析，即 LVS（ LayoutvsSchemetic）。 CMOS差動放大器單元電路設(shè)計版圖的過程 VINVINQR1 R2VDD4576301289MN1 MN2MPS2MCS2MGCSMCF1MCF2MSF1MSF2OUT+OUT畫出兩只 188。MN1 并將它們的柵、漏和源極互連 CMOS差動放大器單元電路設(shè)計版圖的過程 依次畫出 R并聯(lián)的兩只 189。 MCF1以及偏壓等半邊電路版圖 V I NV I N QR 1R 2V D D4576301289M N 1 M N 2M P S 2M C S 2M G C SM C F 1M C F 2M S F 1M S F 2O U T +O U T CMOS差動放大器單元電路設(shè)計版圖的過程 V I NV I N QR 1R 2V D D4576301289M N 1 M N 2M P S 2M C S 2M G C SM C F 1M C F 2M S F 1M S F 2O U T +O U T 通過對圖中半邊版圖 對 X軸作鏡像復(fù)制形成的完整版圖 4. 版圖設(shè)計注意事項 ? 在正式用 Cadence畫版圖之前 ， 一定要先構(gòu)思 ， 也就是要仔細(xì)想一想 ， 每個管子打算怎樣安排 ， 管子之間怎樣連接 ， 最后的電源線 、 地線怎樣走。 為了講究對稱 ， 有時候需要把一個管子分成兩個 ， 比如為差分對管提供電流的管子就可以拆成兩個 、 四個甚至更多 。 ? 當(dāng)采用的工藝有多晶硅和多層金屬時 ， 布線的靈活性很大 。 但也不絕對 ， 比如說某一條金屬線要設(shè)計允許通過的電流很大 ， 用一條金屬線明顯很寬 ， 就可以用兩條甚至三條金屬線鋪成兩層甚至三層 ， 電流在每一層金屬線上流過去的量就小了二分之一。 4. 版圖設(shè)計注意事項（續(xù) 1） ? 輸入和輸出最好分別布置在芯片兩端 ， 例如讓信號從左邊輸入 ， 右邊輸出 ， 這樣可以減少輸出到輸入的電磁干擾 。 ? 金屬連線的寬度是版圖設(shè)計必須考慮的問題 。 當(dāng)金屬中流過的電流過大時 ， 在金屬較細(xì)的部位會引起 “電徙 ”效應(yīng)（ 金屬原子沿電流方向遷徙 ） ， 使金屬變窄直到截斷 。 ? 應(yīng)確保電路中各處電位相同 。 4 . 版圖設(shè)計注意事項（續(xù) 2） ? 對高頻信號 ， 盡量減少寄生電容的干擾 ， 對直流信號 ， 盡量利用寄生電容來旁路掉直流信號中的交流成分從而穩(wěn)定直流 。 ? 對于電路中較長的走線 ， 要考慮到電阻效應(yīng) 。 金屬或多晶硅連線越長 ， 電阻值就越大 。 4. 版圖設(shè)計注意事項（續(xù) 3） ? MOS管的尺寸 （ 柵長 、 柵寬 ） 是由電路模擬時候定下來的 ， 畫 MOS管時應(yīng)按照這些尺寸進(jìn)行 。 另外 ， 對于NMOS管 ， 我們應(yīng)當(dāng)充分保證其襯底接地 ， 而 PMOS管應(yīng)當(dāng)保證其襯底充分接高電平 ， 特別 MOS管流過大電流時 ， 應(yīng)該在管子周圍形成隔離環(huán)進(jìn)行保護(hù) 。 比如根據(jù)所需電阻值的大小 ， 阻值的精確度 ， 電阻的面積等來確定選用何種電阻 。 ? 可能整個電路的有效面積僅僅占整個芯片面積的很小一部分 ， 因此對于芯片中的空閑面積 ， 可以盡量設(shè)計成電容 ， 利用這些電容來旁路外界電源和地對電路性能的影響 。即按功能將版圖劃分為若干子單元，每個子單元又可能包含若干子單元，從最小的子單元進(jìn)行設(shè)計，這些子單元又被調(diào)用完成較大單元的設(shè)計，這種方法大大減少了設(shè)計和修改的工作量，且結(jié)構(gòu)嚴(yán)謹(jǐn)、層次清晰。 ? 設(shè)計者在構(gòu)思版圖結(jié)構(gòu)時，除要考慮版圖所占的面積、輸入和輸出的合理分布、減小不必要的寄生效應(yīng)還應(yīng)力求版圖與電路原理框圖保持一致 (必要時修改框圖畫法 )，并力求版圖美觀大方 (利用適當(dāng)空間添加標(biāo)識符 )。 Layout也要進(jìn)行層次化模塊化設(shè)計 。 ? 版圖設(shè)計的基本步驟是畫電路圖 (schematic)， 畫版圖 (layout)，版圖設(shè)計規(guī)則檢查 (DRC:designrulechecking)， 版圖提取(extract)， 電路圖版圖對照 (LVS: layout via schematic)。 因?yàn)?Cadence不能夠在 LVS的 Error display時顯示 schematic子電路中的錯誤標(biāo)記 ， 所以從最基本的子電路開始 ， 就要進(jìn)行 LVS檢查 。但當(dāng)逐步熟悉了 Cadence之后，就發(fā)現(xiàn)真正的難點(diǎn)在于 LVS， 因?yàn)殡娐芬?guī)模龐大，電路結(jié)構(gòu)很復(fù)雜， Cadence檢查出的錯誤只能以網(wǎng)表的形式顯示于文件或以標(biāo)記標(biāo)于 extracted和 schematic圖中，但是 LVS的錯誤類型有幾種，包括網(wǎng)表 (s)錯誤，器件 (instance)錯誤，參數(shù) (parameter)錯誤，端點(diǎn) (terminal)錯誤。所以檢查錯誤的時候最好先檢查網(wǎng)表錯誤。 本章習(xí)題 1. 說明版圖與電路圖的關(guān)系。 3. 選用以 λ為單位的設(shè)計規(guī)則有什么優(yōu)點(diǎn)？ 4. 設(shè)計規(guī)則主要包括哪幾種幾何關(guān)系？ 5. 版圖設(shè)計中整體布局有哪些注意事項？ 6. 版圖設(shè)計中元件布局布線方面有哪些注意事項？
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