cmos集成電路設(shè)計(jì)基礎(chǔ)-數(shù)字集成電路基礎(chǔ)-閱讀頁
2025-07-30 18:10本頁面
【正文】 (1) 當(dāng) |UGSP|=|UiUDD||UTHP|時(shí)， PMOS管截止； (2) 當(dāng) |UGSP|=|UiUDD||UTHP|時(shí)， PMOS管導(dǎo)通。 設(shè)電流峰值為 IDM， 其平均電流近似為 IDM/2, 那么， 電源供給的平均功率 (也就是管子消耗的平均功率 )為 )(21221 21432frcDDDMttttDDDMDDDMcDttfUIdtUIdtUITP?????????? ? ?式中： tr=t2t1——Ui的上升時(shí)間； tf=t4t3——Ui的下降時(shí)間。 CMOS反相器的門延遲、 級(jí)聯(lián)以及互連線產(chǎn)生的延遲 1. CMOS反相器的延遲分析模型 用于 CMOS反相器延遲分析的 RC模型如圖所示， 將管子導(dǎo)通時(shí)的電流電壓關(guān)系等效為一個(gè)電阻， 其中 RP表示 P管導(dǎo)通時(shí)的等效電阻， RN表示 N管導(dǎo)通時(shí)的等效電阻； RL為連線電阻， CL為負(fù)載電容。 UiUo( a )CLUDDUDDRPSSRNRLCL( b )CMOS反相器上升時(shí)間 tr、 下降時(shí)間 tf、 延遲時(shí)間 td的計(jì)算 1) tr、 tf、 td的定義 tr： 輸出電壓 Uo從 (UDD為 Uo的振幅 )。 td: Uo從 0上升到 。 CLRPUDD0 . 9 UDD0 . 1 UDDtrRNCLUotf0 . 9 UDD0 . 1 UDD( a ) ( b )Uo( t )(a) CL充電電路； (b) CL放電電路 tr、 tf的計(jì)算 CL充電期 Uo(t)表達(dá)式為 )1()( LP CRtDDo eUtU??? CL放電期 Uo(t)表達(dá)式為 LN CRtDDo eUtU??)(根據(jù) tr和 tf的定義， 得 tr= tf= 反相器延遲時(shí)間 td的計(jì)算 反相器延遲時(shí)間分上升延遲時(shí)間 tdr和下降延遲時(shí)間 tdf, 總的平均延遲時(shí)間 td為 2fddrdttt??延遲時(shí)間 td的含義 如果輸入為理想階躍波形， 那么經(jīng)過一級(jí)非門以后其延遲時(shí)間為 4222 frfrdttttt????式中 tr為反相器的上升時(shí)間 , tf為反相器的下降時(shí)間。 采用多晶硅做連線時(shí)， 可將其等效為若干段分布 RC網(wǎng)絡(luò)的級(jí)聯(lián)， 使信號(hào)傳輸速度下降， 產(chǎn)生延遲。 Uir1r2rn rC C 驅(qū)動(dòng)級(jí) C C Cl ＝ 1 m m l ＝ 1 m mUoCr r互連線的 RC模型 邏輯扇出延遲 如果一個(gè)反相器不止驅(qū)動(dòng)一個(gè)反相器， 而要同時(shí)驅(qū)動(dòng)多個(gè)反相器， 我們稱之為門的扇出， 扇出系數(shù) F0表示被驅(qū)動(dòng)的門數(shù)。 影響傳輸特性的因素： （ 1） P管和 N管的寬長(zhǎng)比（ W/L) 的比值（從設(shè)計(jì)角度） P管和 N管的寬長(zhǎng)比（ W/L) 的比值不同時(shí)， VM 的值不同。 增加 P管的寬度使 VM 移向 Vdd, 增加 N管的寬度使 VM 移向 GND,這在某些設(shè)計(jì)中非常有用。 （ 3）工藝偏差 “ 好 ”的 MOS管 溝道較短、較寬 柵氧較薄、器件閾值較低 （ 4）環(huán)境：例如溫度溫度上升時(shí)，傳輸特性左移。 全互補(bǔ) CMOS集成門電路 P M O S邏輯塊N M O S邏輯塊ABUDDFCMOS與非門設(shè)計(jì) 1. 電路 NMOS管串聯(lián)， PMOS管并聯(lián)， A、 B為輸入變量， F為輸出。 3. 與非門所用管子數(shù) M 該電路所用管子數(shù) M為 M=輸入變量數(shù) 2 4. 與非門的 RC模型及 tr、 tf計(jì)算 RP RP2分別為 PMOS管導(dǎo)通時(shí)的等效電阻， RN RN2分別代表 NMOS管導(dǎo)通時(shí)的等效電阻， S S2分別代表兩個(gè)PMOS管的通斷開關(guān)。 trtfS1S2RP1RP2UDDUo( t )CLRN1RN2( a ) ( b )S3(a) 電路； (b) 輸出信號(hào)的上升時(shí)間和下降時(shí)間 根據(jù)這個(gè) RC模型， 從最壞情況考慮 (只有一個(gè) P管導(dǎo)通 )， 可得與非門輸出信號(hào)的上升時(shí)間和下降時(shí)間分別為： 下降時(shí)間 tf=(RN1+RN2)CL≈ 2RN1CL 上升時(shí)間 tr== CMOS或非門設(shè)計(jì) 1. 電路 NMOS管并聯(lián)， PMOS管串聯(lián)。 根據(jù) NMOS邏輯塊 “ 與串或并 ”的規(guī)律構(gòu)成 N邏輯塊電路 A B C DA BC D(2) PMOS邏輯塊電路的設(shè)計(jì)。 最壞情況下， 晶體管驅(qū)動(dòng) CL。 放電時(shí)， S S2導(dǎo)通
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