數(shù)字集成電路基本單元與版-閱讀頁
2025-05-15 23:56本頁面
【正文】 ) Vdd 0 Min(Vi1 ,V?1?VTn) Vdd Vdd ? ? 當(dāng) ?1?2 = 1時，電路是沖突的。 ? 如果兩路輸入狀態(tài)相同，且電壓值也相等， Vi1 = Vi2，則這類傳輸仍是許可的。 傳輸門并聯(lián) (續(xù) ) VO175。 Vdd?VTn 0 VO175。 0 Vdd?VTn V?1 V?2 Vi1 Vi2 0 0 0 Vdd Vdd Vdd Vdd 0 0 0 0 Vdd Vdd Vdd Vdd 0 － 0 0 0 － 1 0 － 1 1 1 － 0 1 ?1 ?2 I1 I2 00 01 1 1 1 0 00 01 11 10 1 1 2 2 1 212O = I + I + 0O = O + 0?? ? ? ? ? ? ?? ? ?不出現(xiàn)沖突情況下，實現(xiàn)與或邏輯。 傳輸門并聯(lián) (續(xù) ) 從傳輸?shù)慕嵌瘸霭l(fā)，邏輯關(guān)系表示為： O = ?1( I1 ) + ?2( I2 ) 即，在 ?1控制下傳輸 I1，而在 ?2控制下傳輸 I2，二者發(fā)生線或。 傳輸門串并聯(lián) V? 1CLVi 1Vi 2Vi 3Vi 4V? 3V? 2V? 4V? 1V? 2V? 3V? 4VO串并聯(lián)是傳輸門網(wǎng)絡(luò)的最基本形式 O = ?1?3 ( I1 ) + ?2?4( I2 ) + ?1?2 ( I3 ) + ?3?4 ( I4 ) 對一個復(fù)雜的傳輸門網(wǎng)絡(luò)，上式可寫為， O = P1( I1 ) + P2( I2 ) + … + P k( Ik ) 式中 Pk是第 k路的各控制變量的邏輯乘積 由傳輸門構(gòu)成開關(guān) 邏輯 51 CCBCCAF ??CBAC開關(guān)邏輯與或門 傳輸門符號 異或和異或非門電路 52 ABBABBAF ??B異或 A BBABBAF ??異或非 ( ) ( )F A B A BA B A BA B A BA B A BA B A B??????? ? ???B 線或電路 53 ABECOE EAEBA EBCEEO要實現(xiàn)線或，兩個信號必須只能有一個信號有效，另一個為高阻態(tài) CMOS傳輸門版圖實現(xiàn) 54 三態(tài)門 55 三態(tài)門版圖 56 驅(qū)動 電路及其版圖 57 多個管子并聯(lián)使用 增大輸出驅(qū)動能力 第九章 數(shù)字集成電路基本單元與版圖 TTL基本電路 CMOS基本門電路及版圖實現(xiàn) 數(shù)字電路標(biāo)準(zhǔn)單元庫設(shè)計 焊盤輸入輸出單元 了解 CMOS存儲器 58 數(shù)字電路標(biāo)準(zhǔn)單元庫設(shè)計 59 轉(zhuǎn) 換 拓 撲 圖 為 掩 模 版 版 圖邏 輯 模 擬 、 時 序 模 擬功 能 定 義 與 說 明用 戶 設(shè) 計 邏 輯 圖邏 輯 圖 輸 入布 局 、 布 線提 取 布 線 寄 生 參 數(shù)邏 輯 模 擬 、 時 序 模 擬芯 片 制 造生 成 測 試 向 量單 元 邏 輯 符 號 庫單 元 電 路 功 能 庫單 元 版 圖 庫工 藝 、 電 學(xué) 參 數(shù)單 元 拓 撲 庫設(shè) 計 者 或 高 級綜 合 設(shè) 計 系 統(tǒng)標(biāo) 準(zhǔn) 單 元設(shè) 計 系 統(tǒng)生 產(chǎn) 廠 家標(biāo)準(zhǔn)單元設(shè)計流程圖 庫單元設(shè)計 標(biāo)準(zhǔn)單元庫中的單元電路是多樣化的，通常包含上百種單元電路，每種單元的描述內(nèi)容都包括： （ 1）邏輯功能； （ 2）電路結(jié)構(gòu)與電學(xué)參數(shù)； （ 3）版圖與對外連接端口的位置； 對于標(biāo)準(zhǔn)單元設(shè)計 EDA系統(tǒng)而言，標(biāo)準(zhǔn)單元庫應(yīng)包含以下三個方面的內(nèi)容： （ 1）邏輯單元符號庫與功能單元庫； （ 2）拓?fù)鋯卧獛欤? （ 3）版圖單元庫。因此，輸入單元的結(jié)構(gòu)主要是輸入保護電路。輸入保護分為單二極管、電阻結(jié)構(gòu)和雙二極管、電阻結(jié)構(gòu)。這個反相器除了完成反相的功能外，另一個主要作用是提供一定的驅(qū)動能力。 65 輸出單元 例 p阱硅柵 CMOS反相輸出 I/O PAD 66 輸出單元 例 去鋁后的反相器版圖 67 輸出單元 (續(xù) ) 大尺寸 NMOS管版圖結(jié)構(gòu)和剖面 68 輸出單元 (續(xù) ) ? 反相器鏈驅(qū)動結(jié)構(gòu) ? 假設(shè)反相器的輸入電容等于 Cg，則當(dāng)它驅(qū)動一個輸入電容為 fτ。τ。 τ， N級反相器需要的總時間是Nτ。對此式兩邊取對數(shù)，得： ? N=lnY/lnf ? 反相器鏈的總延遲時間 ttol =N*f*τ=(f/lnf)*τ*lnY 69 輸出單元 (續(xù) ) ? 直接驅(qū)動和反相器鏈驅(qū)動負(fù)載時的延遲時間曲線 70 輸出單元 (續(xù) ) B. 同相輸出 I/O PAD 同相輸出實際上就是“反相＋反相”，或采用類似于圖 。利用鏈?zhǔn)浇Y(jié)構(gòu)可以大大地減小內(nèi)部負(fù)荷。 71 輸出單元 (續(xù) ) ? C. 三態(tài)輸出 I/O PAD ? 所謂三態(tài)輸出是指單元除了可以輸出“ 0‖，“ 1‖邏輯外，還可高阻輸出，即單元具有三種輸出狀態(tài)。圖 是一個同相三態(tài)輸出的電路單元的結(jié)構(gòu)圖。在總線結(jié)構(gòu)的電子系統(tǒng)中使用的集成電路常常要求這種 I/O PAD。 ? 閃存存儲器 (1984)的數(shù)據(jù)編程及擦除方法 (a)熱電子注入法 (b) FowlerNordheim隧穿法 88 閃存單元的等效耦合電容電路 ? 當(dāng)給控制柵極和漏極加電壓 (VCG和 VD)時 ， 浮柵的電壓 (VFG)可以用耦合電容表示為： ? QFG為存儲在浮柵中的電荷 ， Ctotal為總電容 ， CFC為浮柵和控制柵之間的電容 ， CFS， CFB和 CFD是浮柵和源極 、 浮柵和本體 、 浮柵和漏極之間的電容 ， VCG和 VD分別為控制柵和漏極的電壓 。同樣，兩種數(shù)據(jù)存儲狀態(tài) (―0‖和“ l‖)的閾值電壓差可表示為： 90 DFCFDFCFGTFCt o t a lT VCCCQFGVCCCGV ??? )()(FCFGT CQCGV ???? )(控制柵壓具有低和高閾值電壓的閃存單元的 IV特性曲線 91 思考題 1．畫出 CMOS標(biāo)準(zhǔn)反相器的電路圖和版圖。 3．負(fù)載為大尺寸器件時，如何考慮前級電路的驅(qū)動能力？ 4．列出 CMOS存儲器的分類和各自的特
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