【正文】 MO u t 1。 多米諾邏輯 名稱由來 Clk Clk Ini PDN Inj Ini Inj PDN Ini PDN Inj Ini PDN Inj 88 多米諾邏輯 取消求值管 :好處 在預充電期間，多米諾門的輸入恒為 0，故可取消求值管，可以減少時鐘負載（為原來的 1/2），并提高下拉的驅(qū)動能力（減少 1個串聯(lián) FET） M p M e V DD PDN Clk In 1 In 2 In 3 Out1 Clk M p M e V DD PDN Clk In 4 Clk Out2 M r V DD Inputs = 0 during precharge Can be eliminated! 89 多米諾邏輯 取消求值管 :壞處 延長預充電周期：預充電需通過邏輯鏈傳播，僅當 out1預充電完畢并使 In2轉(zhuǎn)為0時， out2才能開始預充電，依此類推 存在額外功耗：上拉器件和下拉器件有可能同時導通 V DD Clk M p Out 1 In 1 1 0 V DD Clk M p Out 2 In 2 In 3 1 0 0 1 0 1 1 0 V DD Clk M p Out n In n 0 1 1 0 90 上的電荷提供一個電流來補充始終導通xGCV ??? MK0電荷的釋放上不至于過多影響弱導通很小xCLW ?? MK/ 多米諾邏輯 電荷保持電路 1 91 加速充電提供附加充電電流導通較大充電時， ??? MKxx VC不影響放電不提供附加電流不導通較小放電時， ??? MKxx VC 多米諾邏輯 電荷保持電路 2 92 多米諾邏輯 實現(xiàn)反相邏輯 :重構(gòu)邏輯 93 多米諾邏輯 實現(xiàn)反相邏輯 :差分多米諾 A B Me Mp Clk Clk Out = AB A B Mkp Clk Out = AB Mkp Mp 1 0 1 0 on off ? 優(yōu)點：同時實現(xiàn)同相和反相邏輯，無比邏輯 ? 缺點：需要雙軌信號，動態(tài)功耗較大（每個時鐘周期必定有一次翻轉(zhuǎn)） AND2/NAND2門 94 單個邏輯門 多個輸出端 實現(xiàn)多個邏輯 用于 F、 G間節(jié)點的預充電 GFf ??2 多米諾邏輯 多輸出多米諾邏輯 :結(jié)構(gòu) 用于輸出節(jié)點的預充電 MODL： Multipleoutput domino logic 本電路常用于超前進位加法器中 95 多米諾邏輯 多輸出多米諾邏輯 :實例 ? 每個內(nèi)部節(jié)點均需預充電 ? 需被別的邏輯調(diào)用的子邏輯置于PDN下端 ? 求值晶體管數(shù)大大減少 96 多米諾邏輯 組合多米諾邏輯 :實例 ABCO ?1DEFO ?2GHO ?3GHA B C D E FO ??97 多米諾邏輯 npCMOS:結(jié)構(gòu) In1 In2 PDN In3 Me Mp Clk Clk Out1 In4 PUN In5 Me Mp Clk Clk Out2 (to PDN) 1 ? 1 1 ? 0 0 ? 0 0 ? 1 ?無串級問題： n塊輸入只允許 0 ? 1翻轉(zhuǎn)， p塊輸入只允許 1 ? 0翻轉(zhuǎn) ?速度較慢：如不增加額外的面積， p塊比 n塊慢 預充電管 求值控制管 求值控制管 預放電管 n塊 p塊 nMOS下拉鏈 pMOS上拉鏈 98 V DD ? ? C i 0 A 0 B 0 B 0 ? A 0 V DD ? B 1 ? A 1 V DD ? ? A 1 B 1 C i 1 C i 2 C i 0 C i 0 B 0 A 0 B 0 S 0 A 0 V DD ? ? V DD ? V DD ? ? B 1 C i 1 B 1 ? A 1 A 1 V DD ? S 1 C i 1 多米諾邏輯 npCMOS:實例 2位全加器 計算進位 計算和 n塊 n塊 p塊 p塊 99 In1 In2 PDN In3 Me Mp Clk Clk Out1 In4 PUN In5 Me Mp Clk Clk Out2 (to PDN) to other PDN’ s to other PUN’ s 多米諾邏輯 npCMOS:NORA邏輯 若要將 n塊直接連到 n塊，仍需加反相器，如多米諾邏輯一樣 100 ? 定義 ? 單軌邏輯：輸入變量 0或 1，輸出變量 0或 1，單個出現(xiàn) ? 雙軌邏輯：輸入變量 、 ，輸出變量 、 ，成對出現(xiàn) ? 舉例（ AND2） ? 單軌邏輯：輸入 a、 b，輸出 ab、 雙軌邏輯電路 定義 X X f fa b ab101 ? 優(yōu)點 ? 速度快；大約是單軌電路的 2倍 ? 同時實現(xiàn)非反相邏輯和反相邏輯 ? 缺點 ? 輸入、輸出數(shù)加倍 ? 電路復雜，布線開銷大，設(shè)計難度高 ???????? ??????????? ????dtdxdtxddtdxdtxddtdxdxdfxxf xx ?2, 則若 雙軌邏輯電路 特點 102 f 雙軌邏輯電路 DCVSL:結(jié)構(gòu) Sw1和 Sw2互補，一個斷開，另一個必閉合 使輸出結(jié)果保持到輸入發(fā)生變化時為止 差分串聯(lián)電壓開關(guān) 邏輯 103 邏輯與電路對稱 雙軌邏輯電路 DCVSL:實例 104 以 nFET邏輯對為基本單元，堆疊形成各種邏輯 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計 105 用 nFET對構(gòu)成邏輯樹 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計實例 1 106 雙軌邏輯電路 DCVSL:結(jié)構(gòu)化設(shè)計實例 2 具有 3層邏輯樹的動態(tài) CVSL電路 107 課本（上一頁） F = 0F = 0V d dc l kc l kF = 0AB（ 1）列出輸入端對應的層次 （ 2）真值表為“ 1” 對應于 通路相連接，而真值表為“ 0” 對應于 f=0的通路相連接 f=0108 f ab aa?? 雙軌邏輯電路 CPL :AND/NAND a保證 a=0時 f=0 保證全軌輸出 互補傳輸管邏輯（ Complimentary Pass transistor Logic） f a b a a a b??? f a a a b a a b ab? ? ? ? ?f a b a a a b???109 雙軌邏輯電路 CPL: OR/XOR 電路結(jié)構(gòu)相同，只是輸入變量組合不同 f a b aa a b? ? ? ? f a a a b a b a b? ? ? ? ?110 雙軌邏輯電路 CPL: NAND4 X AB B B ABX A B B B A B AB? ? ?? ? ? ? ?111 雙軌邏輯電路 CPL:特點 ? 優(yōu)點 ?電路形式簡潔 ?單元版圖可以復用 ? 缺點 ?存在閾值電壓損失 ?輸入變量可能需要驅(qū)動 1個以上的 FET 112 CMOS邏輯電路比較 數(shù)據(jù) 有比 /無比 靜態(tài)功耗 晶體管數(shù) 目 芯片面積 （ μ m2) 傳播延時 （ nsec) 靜態(tài) CMOS 無比 無 8 533 準 nMOS 有比 有 5 288 CPL 無比 無 12 800 動態(tài) CMOS 無比 無 6 122 注：數(shù)字比較以 NAND4為例。 )(l o g2 2 mnm n ?? 二進制譯碼器 n/m譯碼器 132 優(yōu)先權(quán)譯碼器 8位 :功能 輸入 輸出 假定優(yōu)先權(quán)次序從高位到低位排列 ， 則當最優(yōu)先位 d7為 1時 ， 輸出 7（ 用三位二進制碼 Q2～ Q0表示 ） ， 然后判斷次最優(yōu)先位 d6是否為 1， 若為 1則輸出 6， 否則繼續(xù)判斷 d5， 以此類推 。 133 module Priority_8(Q,Q3,d)。 output Q3。 always (d) begin Q3=1。 elseif (d[6]) Q=6。 elseif (d[4]) Q=4。 elseif (d[2]) Q=2。 elseif (d[0]))Q=0。 Q=3’ b000。 優(yōu)先權(quán)譯碼器 n位 137 END 第 7章 組合邏輯電路 138 提問題（ 1） ? 在管子尺寸、電路扇入均相同的情況下，靜態(tài) CMOS電路中的與非門、或非門哪一個更快些？為什么？ ? 如果一個靜態(tài) CMOS反相器的 pMOS管與 nMOS管的溝道尺寸一樣，其上升時間和下降時間哪一個大？為什么？ ? 在管子尺寸、扇入均相同的情況下，準 nMOS電路中的與非門、或非門哪一個輸出低電平更低？為什么？ ? 在 CMOS邏輯電路中的電路節(jié)點可能處于的邏輯狀態(tài)有幾種？ ? 與靜態(tài) CMOS相比，動態(tài) CMOS有什么優(yōu)點和缺點？ ? 時鐘信號在動態(tài) CMOS電路中起什么作用？ 139 提問題（ 2） ? 與普通的動態(tài) CMOS電路相比，多米諾邏輯有何好處？有何壞處？ ? 取消多米諾電路中的求值控制管，有何好處？有何壞處？