【文章內容簡介】 OS門 :版圖 54 C2MOS電路 C2MOS門 :特點 ? 作用 ? 通過控制邏輯門的內部操作，同步通過邏輯鏈的數據流 ? 缺點 ? 高阻態(tài)下，電荷泄漏 →Vout不能永久保持，其保持時間必須 時鐘周期 → 時鐘頻率 ffmin ? Vout衰減的原因：體電荷泄漏、亞閾區(qū)電流、電荷分享等 55 C2MOS電路 體電荷泄漏 (1) npii泄漏電流泄漏電流n F E Tp F E T0)(?????dttdVCiiioutpnout總泄漏電流輸出高電平時：0)(????dttdVCiiioutnpout總泄漏電流輸出低電平時：輸出高電平情形 56 C2MOS電路 體電荷泄漏 (2) 性下降關系電壓隨時間的變化呈線無關，解得與無關且與輸出高電平時，假設tC IVtVtCtIiV)V(o u tLo u tLo u t?????11)(,0,0)()()(1],[1111xLo u txhxVVICVtVttVV????間為電平所能保持的最長時，則邏輯允許的電平范圍為若邏輯。同樣有維持時間的問題無關，解得與無關且與輸出低電平時，假設tCItVtCtiiIiV)V(o u tLo u tnpLo u t??????)(,0,0 157 C2MOS電路 體電荷泄漏 (3) 近似情形 線性關系電壓隨時間的變化呈非有關，則有均與、實際上???dttdVtCtItCIo u tLo u tL)()()(實際情形 58 C2MOS電路 亞閾區(qū)電流 thTGS nVVVDL eLWII /)(0 ?????????流可表示為亞微米器件的亞閾區(qū)電與 VDD有關，～ 109A kT/q=26mV(300K) 2 M H z/2 0 k H z/150nA11,fF50 1??????????????hhLhhLxo u ttfstItfstIVVVC???亞閾區(qū)電流體泄漏電流，則－若59 動態(tài) CMOS電路 基本結構 時鐘信號：控制電路的工作并實現同步 實現邏輯操作 DDo u to u tpDDnpVVV??使充電，對通過，截止，輸出與輸入無關導通，預充電： CMMM0?V0M01n F E TMM1n ????DDDDo u tnpVVV放電，使和，則輸出通過邏輯陣列若運算結果為邏輯；持，則輸出為高阻態(tài)，保若運算結果為邏輯邏輯陣列運算得到輸出導通，輸入經截止，求值：?預充電管 :提供輸出高電平 求值控制管 :保證預充電期間無靜態(tài)功耗 輸出電容：包括結電容、扇出門輸入電容和布線電容，保持預充電電平 60 動態(tài) CMOS電路 基本類型 MpMeVDDPDN?In1In2In3OutMeMpVDDPUN?In1In2In3??OutCLCL? p ne tw or k? n ne tw or k2 ph a s e o pe ra t i on :? E va lua tion ? P re c ha rg e 下拉 n網絡 上拉 p網絡 PDN表示下拉 nFET邏輯鏈， PUN表示上拉 nFET邏輯鏈。下拉 n網絡最為多用。用 PMOS管亦能構成動態(tài) CMOS電路，但速度較慢 61 CBAf ???M p M e V DD ? Out ? A B C 靜態(tài) CMOS實現 動態(tài) CMOS實現 C L KCBAC L KO u t ????? )( 動態(tài) CMOS電路 實例 :AOI門 62 動態(tài) CMOS電路 與靜態(tài) CMOS的比較 ? 與靜態(tài) CMOS相同之處 ? 全邏輯擺幅，無比邏輯 ? 下拉網絡由 nMOS邏輯鏈構成，構成方式與靜態(tài) CMOS相同 ? 無靜態(tài)功耗 ? 與靜態(tài) CMOS不同之處 ? 晶體管數少：只需 N＋ 2個 FET，而靜態(tài) CMOS需 2N個 FET ? 開關速度快：晶體管數少，無低至高延遲時間，負載電容小，無短路電流 ? 噪聲容限?。?VM、 VIH、 VIL均近似等于 VTn，而靜態(tài) CMOS近似等于 VDD/2 ? 動態(tài)功耗較大：時鐘電路消耗功率較大 （ 負載電容大 ， 翻轉頻度高 ） ， 預充電過程需消耗電流 ? 需要時鐘控制信號 ? 需要保持輸出高電平：電荷泄漏、電荷分享、背柵耦合、時鐘反饋等問題使輸出高電平保持時間有限 63 動態(tài) CMOS電路 實例 :NAND4(1) 預充電至高電平 SPICE仿真結果：計算條件為當 CLK=1時，所有的 in=1 尺寸放大可減少 tpre，但會增加時鐘負載 64 動態(tài) CMOS電路 實例 :NAND4(2) 4輸入動態(tài) CMOS的 DC和 AC參數 全邏輯擺幅 低噪聲容限 低至高延時為 0 預充電需要時間 65 動態(tài) CMOS電路 輸入毛刺對輸出的影響 圖 ，所有 In聯(lián)到一起 假定輸入出現 0→VG的毛刺 求值時間很短時，輸入毛刺會影響輸出電平，即輸入毛刺電壓越大，輸出電平越小 GVoutV66 動態(tài) CMOS電路 版圖 :NAND3 cbaf ???Φ控制門加入→nFET尺寸 ↑ →t f↑ 67 動態(tài) CMOS電路 版圖 :NAND4 68 動態(tài) CMOS電路 信號完整性問題 ? 電荷泄漏 ? 電荷分享 ? 電容耦合 ? 互連串擾 ? 少子電荷注入 ? 電源噪聲 69 動態(tài) CMOS電路 電荷泄漏 :問題 亞閾區(qū)漏電 漏 pn結漏電 m i n/101ftfTtVVVVAC L Khho u to u tDDo u t?????????時鐘頻率）于時鐘周期（保持高電平的時間應大逐漸衰減隨時間漏電流應保持不變。但因存在時，輸出處于高阻態(tài)，且壓上最終穩(wěn)定在一個中間電的漏電流的漏電流 o u to u tpo u t VVMVM?????????170 動態(tài) CMOS電路 電荷泄漏 :實例 動態(tài) CMOS反相器 所有器件尺寸均為最后 Vout的穩(wěn)定電壓若小于扇出邏輯門的開關閾值，就會導致錯誤的輸出 71 動態(tài) CMOS電路 電荷泄漏 :對策 常通上拉器件，為負載電容補充電荷，尺寸較小以削弱因此而產生的有比問題及靜態(tài)功耗 上拉器件僅在輸出為高電平時接通，為負載電容補充電荷，無靜態(tài)功耗 靜態(tài)泄漏器 （ Static bleeder） 電平恢復器 （ Level Restorer） 72 動態(tài) CMOS電路 電荷分享 :概念 電荷分享 （ Charge sharing） ? FET之間的寄生電容與負載電容分享放電電荷和充電電荷，導致輸出電壓衰減 時鐘上升沿前： Ma、 Mb均截止， CL上電荷充滿，以保持其高電平 時鐘上升沿后： Ma導通， Mb截止，CL上的電荷在 CL和 CA間重新分配，使 Vout有所下降 Ma CL Clk Clk CA CB B=0 A Out Mp Me Mb NAND2 一般在串聯(lián) PDN中才會出現這種效應。在右邊這個例子中，一個 nFET導通、一個 nFET截止 73 動態(tài) CMOS電路 電荷分享 :NAND2分析 (1) B ? 0 Clk X C L C a C b A Out M p M a V DD M b Clk M e )0,1(), ?BA最壞情形：（DDfo u txo u tDDLXDDo u tVVVtVtVVCQVVV???????最終：之中：初始：)(,)(,0)0(,)0(][][][,TnDDLaDDfo u tTnDDLaDDfTnDDafLDDLaTnDDxTnDDfVVCCVVVVVCCVVVVCVCVCQMVVVVVV???????????????????，電荷再分配后電荷再分配前導通，則以確保，則若DDLaaDDfo u tDDaLLffaLDDLfxTnDDfVCCCVVVVCCCVVCCVCQVVVVV?????????????????，電荷再分配后電荷再分配前則，則若)(,74 動態(tài) CMOS電路 電荷分享 :NAND2分析 (2) B ? 0 Clk X C L C a C b A Out M p M a V DD M b Clk M e )2(,)1(,為上述情形時，當為上述情形時，當代入上式可知將Tno u tTnDDTnLaTno u tTnDDTnLaTno u tVVVVVCCVVVVVCCVV??????????翻轉重者導致后級出現錯誤功耗輕者導致本級出現靜態(tài)?o u tV盡可能地小故要求通常希望LaTpTno u t CCVVV |,|,??75 C C2與 Cout分享放電電荷 求值期 動態(tài) CMOS電路 電荷分享 :NAND3分析 )0,1,1(), ?cba輸入（最壞情形：????????????????????fo u tfo u to u tDDo u tDDo u tVCCCQiVVVViVVVVCQVVVV),,0,0,21212121（終止