【正文】 1 第 7章 組合邏輯電路 P90 集成電路設(shè)計(jì)系列 2 本章概要 ? 概述 ? 靜態(tài) CMOS電路 ? 鏡像電路 ? C2MOS ? 準(zhǔn) nMOS電路 ? 動(dòng)態(tài) CMOS電路 ? 多米諾邏輯 ? 雙軌邏輯電路 ? CMOS邏輯電路的比較 ? 多路選擇器 ? 二進(jìn)制譯碼器 ? 優(yōu)先權(quán)譯碼器 3 本章參考書 ? John P. Uyemura, Introduction to VLSI Circuits and Systems, John Wiley amp。 Sons, Inc., 2022. Chapters 9. 中譯本：周潤德譯，超大規(guī)模集成電路與系統(tǒng)導(dǎo)論，電子工業(yè)出版社， 。第 9章。 ? Jan et al.， Digital Integrated Circuit： A Design Perspective， 2rd Edition， Anantha Chandrakasan， Borivoje Nikolic， 2022. Chapters 6。 中譯本：周潤德等譯，數(shù)字集成電路 電路、系統(tǒng)與設(shè)計(jì)，電子工業(yè)出版社， 。第 6章。 4 L o g i cC i r c u i tL o g i cC i r c u i tO u tO u tInIn( a ) C om bi nat i on a l ( b) S e qu e nt i a lS t a t eO u t p u t = f ( In ) O u t p u t = f ( I n , P r e v i ou s I n )組合邏輯電路 時(shí)序邏輯電路 概述 組合邏輯與時(shí)序邏輯 組合邏輯電路的輸出只與當(dāng)前輸入值有關(guān)（穩(wěn)態(tài)下），而時(shí)序邏輯電路的輸出不僅取決于當(dāng)前的輸入值，而且取決于前一個(gè)輸入值，因此必須有保存前一個(gè)輸入值的部件，即寄存器 5 ? 靜態(tài) CMOS邏輯電路 ? 輸出 輸入邏輯關(guān)系與時(shí)間無關(guān) (開關(guān)過渡期除外） ? 利用晶體管的串 并聯(lián)組合實(shí)現(xiàn)邏輯 ? 晶體管數(shù)多（ n個(gè)扇入需要 2n個(gè)管子， n個(gè) NMOS， n個(gè) PMOS），占用面積大 ? 速度較慢 ? 功耗較小 ? 動(dòng)態(tài) CMOS邏輯電路 ? 輸出 輸入邏輯關(guān)系與時(shí)間有關(guān) ? 利用時(shí)鐘和 MOSFET的電荷存儲(chǔ)特性實(shí)現(xiàn)邏輯 ? 晶體管數(shù)少（ n個(gè)扇入需要 n+2個(gè)管子， n+1個(gè) NMOS， 1個(gè)PMOS），占用面積小 ? 速度較快 (通過預(yù)充電，只有從輸入 1到 0有延遲時(shí)間） ? 功耗較大 概述 靜態(tài) CMOS與動(dòng)態(tài) CMOS 6 概述 無比邏輯與有比邏輯 與器件相對(duì)尺寸無關(guān)和無比邏輯：邏輯功能、與器件相對(duì)尺寸有關(guān)有比邏輯：邏輯功能、OHOLOHOLVVVV 或7 靜態(tài) CMOS電路 基本構(gòu)成 上拉邏輯鏈 下拉邏輯鏈 VDD F(In1,In2,…InN) In1 In2 InN In1 In2 InN PUN PDN PMOS only NMOS only 8 靜態(tài) CMOS電路 閾值電壓損失 VDD VDD ? 0 PDN 0 ? VDD CL CL PUN VDD S D S D VDD ? |VTp| CL S D VGS 0 ? VDD VTn CL VDD VDD S D VGS 單用 PUN或 PDN傳輸邏輯，會(huì)產(chǎn)生閾值電壓損失 9 靜態(tài) CMOS電路 PUP與 PDN之間的對(duì)偶關(guān)系 實(shí)例 : NAND2 10 靜態(tài) CMOS電路 一般設(shè)計(jì)步驟 ? 用與、或、非門構(gòu)成邏輯圖； ? 利用 nFET與邏輯門之間的關(guān)系（或并與串），在輸出與地之間構(gòu)成 nFET電路； ? 利用 pFET與邏輯門之間的關(guān)系（或串與并），在輸出與 VDD之間構(gòu)成 pFET電路； ? nFET和 pFET組合 而成完整電路。 11 cbaf ??? 靜態(tài) CMOS電路 實(shí)例 1:PUP與 PDN設(shè)計(jì) 12 CBAf ??? 靜態(tài) CMOS電路 實(shí)例 1:CMOS電路設(shè)計(jì) 13 版圖方案 1 版圖方案 2 cbaf ??? 靜態(tài) CMOS電路 實(shí)例 1:版圖設(shè)計(jì) 14 )()( edcbaf ????? 靜態(tài) CMOS電路 實(shí)例 2:PUP與 PDN設(shè)計(jì) 15 )()( edcbaf ????? 靜態(tài) CMOS電路 實(shí)例 2:版圖設(shè)計(jì) 16 VDDABCDDAB CO U T = D + A ? ( B + C ) 靜態(tài) CMOS電路 實(shí)例 3 17 靜態(tài) CMOS電路 實(shí)例 4 18 靜態(tài) CMOS電路 OAI22 C A B X = (A+B)?(C+D) B A D VDD X X GND A B C PUN PDN C D D A B C D 19 靜態(tài) CMOS電路 延時(shí)與輸入組態(tài)有關(guān) (1) CL B Rn A Rp B Rp A Rn Cint ? Delay is dependent on the pattern of inputs ? Low to high transition ? both inputs go low ? delay is Rp/2 CL ? one input goes low ? delay is Rp CL ? High to low transition ? both inputs go high ? delay is 2Rn CL 20 靜態(tài) CMOS電路 延時(shí)與輸入組態(tài)有關(guān) (2) 0. 500. 511. 522. 530 100 200 300 400A=B=1?0 A=1, B=1?0 A=1 ?0, B=1 time [ps] Voltage [V] Input Data Pattern Delay (psec) A=B=0?1 67 A=1, B=0?1 64 A= 0?1, B=1 61 A=B=1?0 45 A=1, B=1?0 80 A= 1?0, B=1 81 NMOS = ?m/ ?m PMOS = ?m/ ?m CL = 100 fF 21 ? 規(guī)則 ? 最壞的情況發(fā)生在有盡可能多的 FET串聯(lián)時(shí)的情形 ? 最長的下降時(shí)間取決于最長的 nFET串聯(lián)鏈 ? 最長的上升時(shí)間取決于最長的 pFET串聯(lián)鏈 ? 步驟 ? 找到最長的 nFET串聯(lián)鏈導(dǎo)通時(shí)的邏輯組合，確定等效電路，計(jì)算時(shí)間參數(shù)，求出下降時(shí)間 ? 找到最長的 pFET串聯(lián)鏈導(dǎo)通時(shí)的邏輯組合，確定等效電路，計(jì)算時(shí)間參數(shù)，求出上升時(shí)間 靜態(tài) CMOS電路 延時(shí)分析方法 22 VDDVDDVDDCLFCLCLFFRpRpRpRpRpRnRnRnRnRnAAAAAAB BBB( a ) I nve r t e r ( b) 2 i npu t N A N D ( c ) 2 i npu t N O Rtp = Ron CL( as s u m i n g t h at CL d om i n at e s ! )= RON反相器 NAND2 NOR2 Lonp CRt ? Lw o r s enpfCRt ,? Lw o r s eppr CRt ,? 靜態(tài) CMOS電路 傳播延時(shí) :估算 23 VDDCLFRpRpRnRnAA BB2input NA ND1 . A s s u m e Rn= Rp= r e s i s t a n c e o f m i n i m u m s i z e d N M O S i n v e r t e r2 . D e te rm in e “ Wo rs t C a s e In p u t” tra n s itio n( D e l a y d e p e n d s o n i n p u t v a l u e s )3 . E x a m p l e : tp L H f o r 2 i n p u t N A N D Wo r s t c a s e w h e n o n l y O N E P M O S P u l l su p t h e o u t p u t n o d e F o r 2 P M O S d e v i c e s i n p a r a l l e l , t h e r e s i s t a n c e i s l o w e r4 . E x a m p l e : tp H L f o r 2 i n p u t N A N D Wo r s t c a s e : T WO N M O S i n s e r i e stpLH = 0 . 6 9 RpCLtp H L = 0 . 6 9 ( 2 Rn) CL? 通過 pFET對(duì) CL充電時(shí)，最壞情況是只有 1個(gè) pFET導(dǎo)通，故有 Lpprpw o r s epCRtRR,??Lnpfnw o r s enCRtRR)2(2,??? 通過 nFET對(duì) CL放電時(shí)， 2個(gè)nFET均導(dǎo)通，故有 靜態(tài) CMOS電路 傳播延時(shí) :NAND2 24 下降時(shí)間 tf 最壞情況： 2個(gè)nFET串聯(lián) → x=1， y、 z只有 1個(gè)為 1 由 nFET決定 nF E TnnLfRCCRtCtt)2(1111??????? 靜態(tài) CMOS電路 延時(shí)計(jì)算實(shí)例 :下降時(shí)間 tf 25 上升時(shí)間 tr 最壞情況： 2個(gè)pFET串聯(lián) → x=1， y、 z同時(shí)為 0 由 pFET決定 )2()2(1111pF E TppLrRCCRtCtt??????? 靜態(tài) CMOS電路 延