集成電路設(shè)計(jì)概述(編輯修改稿)
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【文章內(nèi)容簡(jiǎn)介】 022/4/14 30 功 能 要 求系 統(tǒng) 建 模（ M a t l a b 等 ）電 路 仿 真手 工 設(shè) 計(jì)版 圖后 仿 真滿 足滿 足不 滿 足不 滿 足行 為 設(shè) 計(jì)（ V e r i l o g / V H D L ）行 為 仿 真時(shí) 序 仿 真版 圖 自 動(dòng)布 局 、 布 線流 片 、 封 裝 、 測(cè) 試不 滿 足滿 足滿 足不 滿 足不 滿 足功 能 要 求后 仿 真綜 合 、 優(yōu) 化網(wǎng) 表滿 足流 片 、 封 裝 、 測(cè) 試VLSI數(shù)字 IC的設(shè)計(jì)流圖 模擬 IC的設(shè)計(jì)流圖 2022/4/14 31 ? 全定制方法（ FullCustom Design Approach） ? 半定制方法（ SemiCustom Design Approach） ? 定制法 ? 可編程邏輯器件（ PLD： Programmable Logic Device） 設(shè)計(jì)方法 集成電路設(shè)計(jì)方法 2022/4/14 32 ? 全定制集成電路（ FullCustom Design Approach） ? 適用于要求得到最高速度、最低功耗和最省面積的芯片設(shè)計(jì)。 ? 即在晶體管的層次上進(jìn)行每個(gè)單元的性能、面積的優(yōu)化設(shè)計(jì)，每個(gè)晶體管的布局 /布線均由人工設(shè)計(jì)，并需要人工生成所有層次的掩膜（一般為13層掩膜版圖）。對(duì)每個(gè)器件進(jìn)行優(yōu)化，芯片性能獲得最佳，芯片尺寸最小。 一、全定制方法 2022/4/14 33 ? 全定制集成電路 ? 優(yōu)點(diǎn)： ? 所設(shè)計(jì)電路的集成度最高 ? 產(chǎn)品批量生產(chǎn)時(shí)單片 IC價(jià)格最低 ? 可以用于模擬集成電路的設(shè)計(jì)與生產(chǎn) ? 缺點(diǎn)： ? 設(shè)計(jì)復(fù)雜度高 /設(shè)計(jì)周期長(zhǎng) ? 費(fèi)用高 ? 應(yīng)用范圍 ? 集成度極高且具有規(guī)則結(jié)構(gòu)的 IC（如各種類型的存儲(chǔ)器芯片） ? 對(duì)性能價(jià)格比要求高且產(chǎn)量大的芯片（如 CPU、通信 IC等） ? 模擬 IC/數(shù)模混合 IC 2022/4/14 34 二、半定制方法 ? 半定制集成電路（ SemiCustom Design Approach） —— 即設(shè)計(jì)者在廠家提供的半成品基礎(chǔ)上繼續(xù)完成最終的設(shè)計(jì)，只需要生成諸如金屬布線層等幾個(gè)特定層次的掩膜。根據(jù)需求采用不同的半成品類型。 2022/4/14 35 半定制的設(shè)計(jì)方法 分為門陣列（ GA： Gate Array）法和門海（ GS： Sea of Gates）法兩種 ： ? 門陣列（ GA： Gate Array） ? 有通道門陣列：就是在一個(gè)芯片上將預(yù)先制造完畢的形狀和尺寸完全相同的邏輯門單元以一定陣列的形式排列在一起，每個(gè)單元內(nèi)部含有若干器件，陣列間有規(guī)則布線通道，用以完成門與門之間的連接。未進(jìn)行連線的半成品硅圓片稱為 “ 母片 ” 半定制方法 2022/4/14 36 ? “ 母片 ” 的示意圖： 2022/4/14 37 門 海 ? 門海（ SOC： SeaofGate） ? 無通道門陣列：也是采用母片結(jié)構(gòu)，它可以將沒有利用的邏輯門作為布線區(qū)，而沒有指定固定的布線通道，以此提高布線的布通率并提供更大規(guī)模 的 集成度。 ? 門海設(shè)計(jì)技術(shù)是把由一對(duì)不共柵的 P管和 N管組成的基本單元鋪滿整個(gè)芯片（除 I/O區(qū)外），基本單元之間無氧化隔離區(qū)，布線通道不確定，宏單元連線在無用器件區(qū)上進(jìn)行。 2022/4/14 38 ? 門海示意圖 ? 門陣列生產(chǎn)步驟 ： （ 1）母片制造 （ 2）用戶連接和金屬布線層制造 2022/4/14 39 邏 輯 網(wǎng) 表邏 輯 模 擬封 裝F o u n d r y向F o u n d r y提 供網(wǎng) 表布 局 布 線掩 膜 版 圖版 圖 檢 查/網(wǎng) 表 和 參 數(shù) 提 取/網(wǎng) 表 一 致 性 檢 查后 仿 真產(chǎn) 生 測(cè) 試 向 量綜 合生 成 延 遲文 件單 元 庫寄 存 器 傳 輸級(jí) 行 為 描 述設(shè) 計(jì) 中 心行 為 仿 真制 版/流 片/測(cè) 試/ 門陣列法設(shè)計(jì)流程圖 2022/4/14 40 門陣列方法的設(shè)計(jì)特點(diǎn)： 設(shè)計(jì)周期短，設(shè)計(jì)成本低，適合設(shè)計(jì)適當(dāng)規(guī)模、中等性能、要求設(shè)計(jì)時(shí)間短、數(shù)量相對(duì)較少的電路。 不足：設(shè)計(jì)靈活性較低；門利用率低；芯片面積浪費(fèi)。 門海方法的設(shè)計(jì)特點(diǎn)： 門利用率高，集成密度大，布線靈活，保證布線布通率。 不足：仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用。 2022/4/14 41 定制法包括： 標(biāo)準(zhǔn)單元（ SC： Standard Cell） 積木塊（ BB： Building Block Layout） 1）標(biāo)準(zhǔn)單元法 概念：從標(biāo)準(zhǔn)單元庫中調(diào)用事先經(jīng)過精心設(shè)計(jì)的邏輯單元，排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入 /輸出單元連接起來，形成所需的專用電路。 芯片布局：芯片中心是單元區(qū)，輸入 /輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒有寬度的限制，利于實(shí)現(xiàn)優(yōu)化布線。 三、定制方法 2022/4/14 42 標(biāo)準(zhǔn)單元 2022/4/14 43 標(biāo)準(zhǔn)單元法與門陣列法比較 SC法設(shè)計(jì)流程與 GA法相似，但有若干基本的不同點(diǎn)： (1) 在門陣列法中邏輯圖是轉(zhuǎn)換成門陣列所具有的單元或宏單元，而標(biāo)準(zhǔn)單元法則轉(zhuǎn)換成標(biāo)準(zhǔn)單元庫中所具有的標(biāo)準(zhǔn)單元。 (2) 門陣列設(shè)計(jì)時(shí)首先要選定某一種門復(fù)雜度的基片，因而門
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