集成電路設(shè)計(jì)基礎(chǔ)實(shí)驗(yàn)報(bào)告(編輯修改稿)
2025-04-19 12:40 本頁面
【文章內(nèi)容簡介】 共源共柵級（1）畫電路圖。其中電壓源名稱改為vb。（2）加入電源電壓和輸入電壓，其中電源電壓為3V（將電源電壓名為vvdd），輸入電壓為1V（將輸入電壓改為vvin），負(fù)載電阻為5000歐，共源管的柵寬長比為100/1u，共柵管的柵寬長比為20/1u。畫完的電路圖如下：（3）生成spice文件，并且加入include命令、DC transfer sweep命令（vvin從0到3V掃描，）、輸出直流電壓vout和共源管的漏端電壓（即網(wǎng)表中的N1點(diǎn)）命令，結(jié)果如下：（4）仿真，結(jié)果如下：圖中，上方的曲線為輸出電壓，下方的曲線為共源管的漏端電壓，即網(wǎng)表中的N2點(diǎn)。（5）修改網(wǎng)表文件，將直流掃描電壓源由vvin改為vvdd，然后輸出N1節(jié)點(diǎn)的電壓，仿真結(jié)果如下：此曲線為vvdd從0到3V進(jìn)行掃描時(shí)N1點(diǎn)（我所做圖中的N2點(diǎn)）電壓的變化情況。三、思考題。原因分析：，作為以電阻為負(fù)載的共源級，當(dāng)其他參數(shù)為常數(shù)的時(shí)候，通過減小W/L都可以提高Av的幅值。較大的器件尺寸會導(dǎo)致較大的器件電容，較高的Vrd會限制最大電壓擺幅。，源極輸出電壓跟隨輸入的速度減慢，體現(xiàn)了跟隨能力的降低。原因分析：當(dāng)其他參數(shù)不變的時(shí)候，源極電阻的增大時(shí)會使輸出節(jié)點(diǎn)的時(shí)間常數(shù)更大。，但是增加的幅度開始階段比較緩慢，后期增加迅速，這是因?yàn)楹笃诘臅r(shí)候，vvdd的電壓基本上等于節(jié)點(diǎn)處的電壓，而初期階段還受到其他參數(shù)的影響，從而使節(jié)點(diǎn)處的電壓與vvdd成正比，但是后來由于MOS管的影響成二次冪形式。實(shí)驗(yàn)三 差動放大器性能仿真一、實(shí)驗(yàn)?zāi)康膹?fù)習(xí)基本差動對的電路結(jié)構(gòu)、特點(diǎn)及工作原理。學(xué)會使用tanner軟件對差動放大器的基本性能進(jìn)行仿真。二、實(shí)驗(yàn)內(nèi)容及相應(yīng)結(jié)果（1）畫電路圖。圖中的電阻阻值均為5K歐。Mos管的寬長比采用默認(rèn)值。恒流源為source_i_dc，名字改為Iss，電流值為500uA。（2）加入輸入電壓源，輸入電壓源為正弦電壓源（即source_v_sine），in1輸入端電壓源名字改為vin1，in2輸入端電壓源名字改為vin2，兩者振幅（amp），頻率改為100，vin1的相位為0，vin2的相位（phase）改為180，其他所有參數(shù)均為0。vin1和vin2的下端共同連接一個(gè)直流電壓源（即s
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