【正文】 2. 說明設(shè)計(jì)規(guī)則與工藝制造的關(guān)系。LVS檢查之后， info中的 log(日志 )文件，錯(cuò)誤網(wǎng)表，merge和錯(cuò)誤顯示 Errordisplay是對(duì)使用者比較有用的。 Cadence提取的時(shí)候會(huì)把某些使用者連接錯(cuò)誤造成的網(wǎng)表錯(cuò)誤歸為器件或參數(shù)錯(cuò)誤。 有關(guān) Cadence Tools的使用 （ 續(xù)） ? 經(jīng)過一段時(shí)間的實(shí)際操作之后會(huì)發(fā)現(xiàn)，初次利用 Cadence畫版圖的時(shí)候， DRC相對(duì)困難，因?yàn)楹芏鄺l的設(shè)計(jì)規(guī)則一下子很難記住。 從版圖的每一小塊開始 ， 就要進(jìn)行 DRC設(shè)計(jì)規(guī)則檢查 ， 這樣能及早發(fā)現(xiàn)錯(cuò)誤并給以糾正 。 Schematic的子電路可以進(jìn)行 cellview的symbol提取 ， laytout不能進(jìn)行 symbol的提取 ， 但是可以進(jìn)行子模塊的調(diào)用 。 53 第 7章 版圖設(shè)計(jì) 工藝流程定義 版圖 幾何設(shè)計(jì)規(guī)則 圖元 電學(xué)設(shè)計(jì)規(guī)則 布線規(guī)則 版圖設(shè)計(jì) 版圖檢查 版圖數(shù)據(jù)提交 版圖驗(yàn)證 1. 設(shè)計(jì)規(guī)則檢查 DRC 2. 電路提取 3. 電氣規(guī)則檢查 ERC 4. 版圖與電路圖對(duì)照 LVS 54 版圖數(shù)據(jù)提交 ? 經(jīng)過版圖檢查完全無錯(cuò) ? 將版圖數(shù)據(jù)轉(zhuǎn)換成 GDSII格式的碼流數(shù)據(jù) ? 按照 Foundry的要求或 MPW要求 ， 通過網(wǎng)絡(luò)傳送 GDSII文件 （ 一般為 FTP） 有關(guān) Cadence Tools的使用 ? Schematic可以進(jìn)行層次化模塊設(shè)計(jì) ， 整個(gè)電路圖分割成若干個(gè)子電路 ， 子電路下面又可分割成子電路 。 ? 圖形應(yīng)盡量簡捷，避免不必要的多邊形，對(duì)連接在一起的同一層應(yīng)盡量合并，這不僅可減小版圖的數(shù)據(jù)存儲(chǔ)量，而且使版圖一目了然。 4. 版圖設(shè)計(jì)注意事項(xiàng)（續(xù) 4） ? 力求層次化設(shè)計(jì)。 對(duì)于電阻寬度 ， 我們也需要考慮 ， 保證可以流過足夠大的電流 ， 防止電阻被燒壞 。 ? 電阻可以用不同的材料形成 ， 可選擇性很大 ， 需要設(shè)計(jì)者進(jìn)行選擇。 但是當(dāng) MOS管的柵寬過大時(shí) ， 為了減小柵電阻和柵電容對(duì)電路性能的影響 ， 我們需要減小每個(gè) MOS管的柵寬 ， 為達(dá)到的所需的總柵寬可以采用并聯(lián)的方式 。 為防止寄生大電阻對(duì)電路性能的影響 ， 電路中盡量不走長線 。 金屬 、 多晶硅分別有各自不同的方塊電阻值 ， 實(shí)際矩形結(jié)構(gòu)的電阻值只跟矩形的長寬比有關(guān) 。 第一層金屬和第二層金屬之間 ， 第二層金屬和第三層金屬之間均會(huì)形成電容 。 芯片內(nèi)部的電源線和地線應(yīng)全部連通 ， 對(duì)于襯底應(yīng)該保證良好的接地 。 因此， 流過大電流的金屬連線應(yīng)該根據(jù)需要設(shè)定寬度 。 鋁金屬線電流密度最大為 ， Metal Metal2厚 ,電流密度按， Metal3厚 ,按 。 對(duì)于小信號(hào)高增益放大器 ， 這一點(diǎn)特別重要 ， 設(shè)計(jì)不當(dāng)會(huì)引起不希望的反饋 ， 造成電路自激 。 層與層是通過連接孔連接的 ， 在可能的情況下適當(dāng)增加接觸孔數(shù) ， 確保連接的可靠性 。 一般信號(hào)線用第一層金屬 ， 信號(hào)線交叉的地方用第二層金屬 ， 整個(gè)電路與外部焊盤的接口用第三層金屬 。 差分形式對(duì)稱的電路結(jié)構(gòu) ， 一般地線鋪在中間 ， 電源線走上下兩邊 ， 中間是大片的元件 。 對(duì)于差分形式的電路結(jié)構(gòu) ， 最好在版圖設(shè)計(jì)時(shí)也講究對(duì)稱 ， 這樣有利于提高電路性能 。 MSF1和并聯(lián)的兩只189。MCS3并將它們的柵、漏和源極互連 畫 L型金屬線作地線 CMOS差動(dòng)放大器單元電路設(shè)計(jì)版圖的過程 VINVINQR1 R2VDD4576301289MN1 MN2MPS2MCS2MGCS MCF1MCF2MSF1MSF2OUT+OUT畫出兩只 189。 7) 存儲(chǔ)版圖文件，供今后修改和重用。 36 電學(xué)設(shè)計(jì)規(guī)則描述 ? 襯底電阻 ? 摻雜區(qū)薄層電阻 ? 多晶硅薄層電阻 ? 接觸電阻 ? 電容（單位面積電容） ? 綜合參數(shù) – 閾值電壓 – 擊穿電壓 – 導(dǎo)電因子 37 38 第 7章 版圖設(shè)計(jì) 工藝流程定義 版圖 幾何設(shè)計(jì)規(guī)則 圖元 電學(xué)設(shè)計(jì)規(guī)則 布線規(guī)則 版圖設(shè)計(jì) 版圖檢查 版圖數(shù)據(jù)提交 布線規(guī)則 ? 電源線與地線：梳狀走線、金屬布線 ? 長信號(hào)線避免平行走線 ? 壓點(diǎn)位置 ? 根據(jù)電氣特性要求選擇布線層 39 40 第 7章 版圖設(shè)計(jì) 工藝流程定義 版圖 幾何設(shè)計(jì)規(guī)則 圖元 電學(xué)設(shè)計(jì)規(guī)則 布線規(guī)則 版圖設(shè)計(jì) 版圖檢查 版圖數(shù)據(jù)提交 版圖設(shè)計(jì) 1. 版圖設(shè)計(jì)環(huán)境 建立數(shù)據(jù)庫通道，確定版圖與工藝對(duì)應(yīng)關(guān)系。 M e t a l 3g l a s s3 05 0 0焊盤 的俯視圖 35 第 7章 版圖設(shè)計(jì) 工藝流程定義 版圖 幾何設(shè)計(jì)規(guī)則 圖元 電學(xué)設(shè)計(jì)規(guī)則 布線規(guī)則 版圖設(shè)計(jì) 版圖檢查 版圖數(shù)據(jù)提交 電學(xué)設(shè)計(jì)規(guī)則 ? 電學(xué)設(shè)計(jì)規(guī)則給出的是將具體的工藝參數(shù)及其結(jié)果抽象出的電學(xué)參數(shù)，是電路與系統(tǒng)設(shè)計(jì)、模擬的依據(jù)。 Metal1 Metal2Metal3Via1Via2ContactPoly(a) (b) (c)(a)多晶硅和第一層金屬 (b) 第一和第二層金屬 (c) 第二和第三層金屬連接的俯視圖 焊盤 (Pad) 電路的輸入和輸出需要通過適當(dāng)?shù)膶?dǎo)體結(jié)構(gòu) （ 焊盤 ） 來實(shí)現(xiàn)與外部電路的連接 ， 它同時(shí)用于電路的在芯片測試 。 導(dǎo)電層之間的相互連接需要通過打孔實(shí)現(xiàn) 。電容的可變參數(shù)為：兩導(dǎo)電層重疊區(qū)域一邊的長度 (y[λ])、 電容值 (Ctotal[F])。 N_wellN_plus_selectActiv