集成電路設(shè)計概述-閱讀頁
2025-04-28 22:59本頁面
【正文】 /14 49 可編程邏輯器件設(shè)計方法 概念： 用戶通過生產(chǎn)商提供的通用器件，自行進行現(xiàn)場編程和制造，或者通過對 “ 與 ” 、 “ 或 ” 矩陣進行掩膜編程，構(gòu)造所需的專用集成電路 器件名 “ 與 ” 矩陣 “ 或 ” 矩陣 輸出電路 PROM 固定 可編程 固定 PLA 可編程 可編程 固定 PAL 可編程 固定 固定 GAL 可編程 固定 可由用戶組態(tài) 四種簡單 PLD器件的比較 2022/4/14 50 幾種集成電路類型設(shè)計復(fù)雜度及費用比較 Full Custom ， Standard Cell ， Gate Array ， Pogrammable Logic Device 從上至下 單片價格 ： 上漲 開發(fā)費用 ： 下降 設(shè)計復(fù)雜度 ： 下降 2022/4/14 51 不同產(chǎn)量時成本與設(shè)計方法的關(guān)系 2022/4/14 52 電子設(shè)計自動化技術(shù)概論 隨著 IC集成度的不斷提高， IC規(guī)模越來越大、復(fù)雜度越來越高，采用 CAD輔助設(shè)計是必然趨勢 。 ?第二代 CAD系統(tǒng)隨著工作站 (Workstation)的推出，出現(xiàn)于 80年代。 ?如今 CAD工具已進入了第三代，稱之為 EDA系統(tǒng)。 2022/4/14 53 EDA設(shè)計工具的選擇 ?EDA— Electronic Design Automation 電子設(shè)計自動化。 2022/4/14 54 ? EDA設(shè)計工具的種類（圖示） 2022/4/14 55 工作站平臺上的主流 EDA軟件簡介 ： 1） Candence EDA軟件 Candence公司為 IC設(shè)計者提供了豐富的設(shè)計工具，包括： ?數(shù)字系統(tǒng)模擬工具 VerilogXL； ?電路圖設(shè)計工具 Composer； ?電路模擬工具 Spectre(Analog Artist)； ?射頻模擬工具 Spectre RF； ?版圖編輯器 Virtuoso Layout； ?布局布線工具 Preview； ?版圖驗證工具 Dracula等 2022/4/14 56 2） Synopsys EDA軟件 Synopsys公司在 EDA業(yè)界以它的綜合工具而稱著。使用該公司的綜合工具，現(xiàn)今已有八成的 ASIC是由頂層設(shè)計的。Synopsys公司 2022年合并了 Avant！公司之后，擁有了一系列深亞微米 ASIC設(shè)計的專業(yè)化工具，包括優(yōu)秀的模擬工具 Hspice，使得底層設(shè)計能力得到了提升。 2022/4/14 58 4） Zeni EDA軟件 九天（ Zeni）系統(tǒng)是熊貓（ Panda）系統(tǒng)的改進版。 九天（ Zeni）系統(tǒng)包含 3個子系統(tǒng)，覆蓋了集成電路設(shè)計的主要過程，包括： 基于語言的和基于圖形的設(shè)計輸入，各個級別的設(shè)計正確性的模擬驗證（ ZeniVDE）； 交互式的物理版圖設(shè)計（ ZeniPDT）； 版圖正確性驗以及 CAD數(shù)據(jù)庫 （ ZeniVERI）。它采用了分布式的、高效的數(shù)據(jù)統(tǒng)一管理方式，具有美觀、方便的用戶界面。 九天系統(tǒng)主要由三部分設(shè)計工具組成： ZeniVDE（ Zeni VHDL/Verilog Design Environment）； ZeniPDT（ Zeni Physical Design Tool）； ZeniVERI（ Zeni Verify）。 2022/4/14 63 工 藝 選 擇電 路 原 理 圖輸 入 與 仿 真（ Z e n i V D E ）版 圖 設(shè) 計（ Z e n i P D T ）設(shè) 計 驗 證（ Z e n i V E R I ）九天系統(tǒng)設(shè)計全定制 IC基本流程 九天系統(tǒng)設(shè)計全定制 IC基本流程 2022/4/14 64 1） ZeniVDE的設(shè)計流程 格 式 轉(zhuǎn) 換功 能 仿 真輸 出 波 形系 統(tǒng) 編 譯寫 出讀 入標 準 格 式 電 路 描 述 語 言（ 如 H S P I C E 、 V H D L 、 E D I F 等 ）各 種 圖 形 方式 的 設(shè) 計 輸 入 ZeniVDE設(shè)計流程圖 2022/4/14 65 寫 出讀 入建 庫個 人 化設(shè) 置設(shè) 置 環(huán) 境版 圖 數(shù) 據(jù) 庫層 次 化 編 輯版 圖 驗 證Z e n i V E R I標 準 格 式版 圖 數(shù) 據(jù)G D S 、 C I F 等 ZeniPDT設(shè)計流圖 2） ZeniPDT的設(shè)計流程 2022/4/14 66 3） ZeniVERI的設(shè)計流程 版 圖 數(shù) 據(jù)（ G D S I I 等 標 準 格 式 或 Z e n i 格 式 ） 電 路 網(wǎng) 表（ S p i c e 格 式 ） 驗 證 文 件（ D r a c u l a或 Z e n i 格 式 ）版 圖 驗 證網(wǎng) 表 格式 轉(zhuǎn) 換驗 證 報 告 Z e n i V E R I集 成 驗 證 環(huán) 境Z e n i P D T驗 證 結(jié) 束通 過有 錯 誤ZeniVER驗證流程圖 2022/4/14 67 受到 IC制造工藝極限條件和具體工藝要求的限制， IC版圖設(shè)計在移交制造廠家前必須進行一系列的版圖驗證，以保確芯片的成品率。 2022/4/14 69 電氣規(guī)則驗證（ ERC） 檢測有沒有電路意義的連接錯誤，如短路、開路、孤立布線、非法器件等，介于設(shè)計規(guī)則與行為級分析之間，不涉及電路行為。主要用于保證進行電路功能和性能驗證之前避免物理
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