【正文】 oundaryscan chain information. Boundaryscan chain validated unsuccessfully. ERROR:JTag : The boundaryscan chain has not been declared correctly. Verify the syntax and correctness of the device BSDL files, correct the files, reset the cable and retry this mand. With so many messages, I don39。339。***39。BEGINTEM=PIN50 AND PIN51。END EXER2_ARCH。END EXER2_ARCH。s perspective, you can think of a vhdl signal as an electrical signal. So basically you can declare every object as signal. From a simulation39。t to make additional optimize. Because the lpm function code is the best way to fit the structure of device, which is designed by altera factory specialist who is very familiar with our device structure. （參考譯文：可以使用軟件里的megawizard(lpm_counter)來生成計數(shù)器, 選擇帶有VHDL的輸出語言. 這應(yīng)該是實現(xiàn)計數(shù)器的有效方法, 而且不用進(jìn)行額外的優(yōu)化. 因為lpm功能代碼最適合此設(shè)計結(jié)構(gòu), 這種結(jié)構(gòu)是非常熟悉我們的設(shè)計結(jié)構(gòu)的altera專家設(shè)計的. ）39． 一般情況下用Synplify Pro綜合后生成的edf文件經(jīng)MP2編譯后與用MP2綜合及編譯相比較, 占用資源較少, 但在使用層次化設(shè)計中, 使用Synplify Pro綜合頂層文件后得到的edf文件經(jīng)MP2編譯后與用MP2綜合及編譯該頂層文件相比較卻大大的占用資源, 請問, 在使用Synplify Pro綜合層次化設(shè)計中如何才能節(jié)省資源？ 答：在使用軟件做優(yōu)化時存在這樣一個平衡關(guān)系: 資源利用率與速度的平衡. 資源利用率提高了, 也就是節(jié)省了資源, 但整個設(shè)計的性能可能會降低了. 同樣盡力去優(yōu)化系統(tǒng)性能, 提高速度, 那資源的利用也可能會增加. 當(dāng)在使用層次化設(shè)計中, 如何來優(yōu)化整體設(shè)計, 最關(guān)鍵的就是層次與模塊的劃分. 在劃分層次和模塊是有幾點建議:1)以功能來劃分。s a brief list of new features in ISE4. 2i （以下是ISE4. 2i新特性的要點） Device support for VirtexII Pro and CoolRunnerII （設(shè)備支持VirtexII Pro和CoolRunnerII） Provides 2 new source types, BMM files and ELF files, for embedded VirtexII Pro PowerPC and Microblaze processor support. BMM file is the Block RAM Memory Map file that describes the organization of Block RAM memory. ELF file is the Executable and Linkable Format file contains the executable CPU code image to be stored in Block RAM as specified in the BMM file. （提供2個新的源類型：BMM文件和ELF文件, 以支持嵌入式VirtexII Pro PowerPC和Microblaze處理器. BMM文件是“塊RAM內(nèi)存圖”文件, 它描述了塊RAM內(nèi)存的結(jié)構(gòu). ELF文件是“可執(zhí)行和可鏈接格式”文件, 它包含存儲在BMM文件中指定的塊RAM的可執(zhí)行CPU代碼圖. ） Improved PAD file for easier to import into a spreadsheet program for viewing, sorting and printing. （改進(jìn)PAD文件, 以便導(dǎo)入到電子表格程序中, 供查看、存儲和打印） iMPACT now incorporates the functionality of the PROM File Formatter and Xilinx System ACE software. （iMPACT與PROM文件格式程序和Xilinx系統(tǒng)ACE軟件的功能相結(jié)合） XST enhancement for better language support and preservation of internal signal names. （XST增強了語言支持, 并能保存內(nèi)部信號名稱. ）For more information regarding Xilinx ISE4. 2i, please visit our website . xilinx. （更多有關(guān)Xilinx ISE4. 2i的信息, 請訪問網(wǎng)站. xilinx. ）. 45． 經(jīng)?？吹絞ate這個詞. 能夠具體解釋一下它的含義, 例舉其用法以及如何避免問題？ 答：Here39。//VHDL Component Declaration:COMPONENT SRFFPORT (s : IN STD_LOGIC。clk : IN STD_LOGIC。prn : IN STD_LOGIC。END COMPONENT。//VHDL Component Declaration:COMPONENT LATCHPORT (d : IN STD_LOGIC。q : OUT STD_LOGIC)。不同點在于SRFF是一個觸發(fā)器, 而LATCH只是一個鎖存器, 更詳細(xì)的真值表可以從軟件的HELP文檔中可以查到. 51． 想在內(nèi)部上拉輸入信號, 所使用的設(shè)備是FLEX6016. 怎么做？答：可以在MAXPLUSII中選定該信號, 然后選擇assign logic optionIndividual logic options Enable pullup resistor. 然后重新編譯一下就可以了. 52． 有關(guān)輸入信號的上拉問題（前題）, 按照專家的回答做過, 但是失敗了, 不知道是什么原因?qū)е铝舜朔ú豢尚?？還有沒有別的辦法？答：Altera的FLEX6000系列在I/O管腳上是沒有上下拉電阻的, 所以加了約束也沒有作用. 53． 使用AHDL語言編寫的程序. 在Quartus II 1. 0下編譯, 使用的是20K400EBC6523的片子. 將編譯產(chǎn)生的pof文件下載到EPROM里, 但是在程序沒有多大修改的情況下(僅僅改變一些測試管腳), 程序運行結(jié)果不一樣. 具體表現(xiàn)在DSP芯片啟動FPGA里的一根控制線不穩(wěn). 答：邏輯功能仿真結(jié)果如何？在修改前后有沒有改變？假如說功能仿真是對的, 請確認(rèn)設(shè)計Timing是否滿足要求, 尤其是IO的Timing 要求是否達(dá)到. 在可能的情況下進(jìn)行后仿真, 其仿真結(jié)果能夠確保你的邏輯在PCB板上正常地工作. 假如仿真結(jié)果與Timing要求都沒有問題, 其邏輯一定能在板子上正常地工作. 54． 當(dāng)一個輸入信號不滿足觸發(fā)器的Setup/Hold時間時, 觸發(fā)器的輸出信號是不是一穩(wěn)定狀態(tài)（或為0, 或為1, 當(dāng)下一次的輸入信號滿足Setup/Hold時間時, 觸發(fā)器能正確地輸出）？由于此時觸發(fā)器處于亞穩(wěn)態(tài), 以前看過一些資料, 某些器件的輸出可能是振蕩狀態(tài), 即此時、將來的輸出信號不可預(yù)測, 與時鐘信號、輸入信號無關(guān). 我想問的是Altera器件對此情況是如何處理？因為某些情況下, 當(dāng)輸入信號超過1個Clk時間, 只是在第一個Clk周期內(nèi), 不滿足Setup/Hold, 但是其他的Clk周期內(nèi), 滿足Setup/Hold. 答：關(guān)于這個問題, 建議參考一下ALTERA的文檔AN42. 該文檔詳細(xì)地討論了ALTERA器件的亞穩(wěn)態(tài)性. 網(wǎng)上的地址是://. altera. /literature/an/an042. pdf. 55． 在中國市場上, 可以容易買到使用Altera公司的軟件MAX+PlussII進(jìn)行VHDL和FPGA設(shè)計的教程書籍, 但是卻鮮有使用Xilinx foundation軟件平臺的書籍, Xilinx是否考慮增強這方面內(nèi)容？ 答：Thank you for your input. In fact there are a number of books available in the market on Xilinx FPGA and development tools. A good example is the title XILINX 數(shù)字系統(tǒng)集成技術(shù) by Professor 朱明程, published by Southeast University Press. We will work closely with local publishers to bring out more titles on Xilinx products. （市場上還是有幾本Xilinx FPGA和開發(fā)工具的書. 比較好的有朱明程教授編的《XILINX 數(shù)字系統(tǒng)集成技術(shù)》, 東南大學(xué)出版社出版. Xilinx公司也將會與本地出版商密切合作, 推出更多針對Xilinx產(chǎn)品的書籍. ）56． 在ISE4. 1環(huán)境下編寫一個包結(jié)構(gòu), 里面有幾個函數(shù), 編譯通過, 而MODELSIM 仿真出錯, 提示：沒有找到此PACKAGE, 為什么？答：After you have created the package, you need to add it to your project. In the source window, right click and select Add source, pick the source file for your vhdl package, and then select Vhdl package. The package will then be added to your ISE project. （參考譯文：創(chuàng)建了這個包之后, 需要將它添加到項目中. 在源代碼窗口, 右鍵單擊并選擇“Add source”, 為vhdl包選擇源文件, 然后選“Vhdl package”. 這個包就添加到ISE項目中了. ）57． 布板時, 時鐘信號沒有接全局時鐘, 如何處理時鐘使之可以更好（不需飛線）？答：You can bring the signal back to the global clock network by inserting a BUFG. （參考譯文：可以通過插入一個BUFG將一個信號返回全局時鐘網(wǎng)絡(luò). ）58． 準(zhǔn)備使用XCV50 FPGA, 前面有16個模塊, 本來每個模塊都須要一個27M的時鐘, 為了達(dá)到同步, 初步設(shè)想外部接一個27M時鐘, 最后由FPGA產(chǎn)生16個27M的時鐘輸出, 這樣做驅(qū)動會不會有問題？答：A possible way is to feed your 27MHz input clock to a DLL. The output of the DLL drives multiple OBUF. In this way you can create multiple copies of your input clock to drive other ponents on your board. You don39。s local copy of the Xilinx CORE Generator system. （參考譯文：所指的應(yīng)該是IP Capture吧. IP Capture工具為設(shè)計者提供了自動識別、捕獲和歸檔核的方法. 核可以綜合VHDL或Verilog碼, 或固定功能連接表的形式存在. 一旦捕獲了新模塊, 就能夠?qū)⒑搜b入, 并從用戶的本機Xilinx CORE Generator副本中分配此核. ）Details of the IP Capture tools can be found from Xilinx website . ://. xilinx. /page_moved/ipcenter_e. htm?url=/ipcenter/designreuse/ipic. htm（有關(guān)IP Capture工具的詳細(xì)資料, 請訪問相關(guān)網(wǎng)站. ） 60． 制作了一塊試驗板, CPLD使用EPF10K20TI1444. 用max+plus II 10. 1編程, 完成后, 下載至片子內(nèi), 經(jīng)過幾次下載嘗試（一直提示configuration failure: SRAM load unsucessful）, 直至提示“configuration plete”——這應(yīng)該是表示下載成功吧, 可是片子卻無法實現(xiàn)任何功能（連最基本的一個或門都無法實現(xiàn)）——不起任何作用, 我使用TQFP144的適配座放置EPF10K20TI144. 現(xiàn)在有幾個問題：① 編譯前選擇的是EPF10K20TC1443芯片（max+plus II的器件庫中沒有EPF10K20TI1444）, 有沒有關(guān)系？也用EPF10K10TC1444試過