【導(dǎo)讀】基于RISC架構(gòu)的MIPS指令兼容處理器是通用高性能處理器的一種?；贔PGA的CPUIP核設(shè)計(jì)具有易于調(diào)試，便于集成的特點(diǎn)。具備常用的五十余條指令，解決了大部分?jǐn)?shù)據(jù)相關(guān)，結(jié)構(gòu)相關(guān)，乘除法。的流水化處理等問題，并實(shí)現(xiàn)了可屏蔽的中斷網(wǎng)絡(luò)。開發(fā)環(huán)境，可以做到匯編級程序開發(fā)。因此具有很高的實(shí)用價(jià)值。本設(shè)計(jì)體系簡潔，易于擴(kuò)展，非常適合以IP核的。形式作為嵌入式設(shè)備的高性能單片機(jī)或MCU使用。同時(shí)，其設(shè)計(jì)過程是一個(gè)最。最后的仿真驗(yàn)證表明了此方案可以在Altera系列FPGA芯片中穩(wěn)定正

　　

【正文】 。無論指令的類型以及它實(shí)際需要的執(zhí)行時(shí)間為何 ，單周期 CPU 執(zhí)行每條指令都需要一個(gè)時(shí)鐘周期。而確定時(shí)鐘周期的長度時(shí)，我們要以最復(fù)雜的指令執(zhí)行時(shí)需要多長時(shí)間為基準(zhǔn)。以上描述的 CPU 中執(zhí)行時(shí)間最長的指令是 lw，它的執(zhí)行過程包括幾個(gè)步驟： （ 1） IF（ instructionfetch） ——— 從存儲(chǔ)器取出指令； （ 2） ID（ instructiondecode） ——— 從寄存器堆讀出數(shù)據(jù)； （ 3） EXE（ execution） ——— 用 ALU 計(jì)算地址； （ 4） MEM（ memoryaccess） ——— 從存儲(chǔ)器取出數(shù)據(jù)； （ 5） WB（ writeback） ——— 把數(shù)據(jù)寫入寄存器堆。 圖 23 多周期時(shí)序示意圖 而類似 add 這樣的指令根本不需要訪問數(shù)據(jù)存儲(chǔ)器，可以把 ALU 計(jì)算出的結(jié)果直接寫回寄存器堆。最簡單的 j 指令連 ALU 都不要使用，直接把指令中的北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 17 target 與 PC+4 的高 4 位拼接，就得到了 30 位的轉(zhuǎn)移目標(biāo)地址（指令字地址，左移兩位為字節(jié)地址）。因此，單周期 CPU 實(shí)際上浪費(fèi)了許多寶貴的時(shí)間。為了解決這個(gè)問題，可以把單周期 CPU 中的時(shí)鐘周期分成若干個(gè)小周期：復(fù)雜的指令就多用幾個(gè)小周期，簡單的指令就少用幾個(gè)。例如把單周期 CPU 中的時(shí)鐘周期分成 5 個(gè)小周期： lw 用 5 個(gè)， add 用 4 個(gè)， beq 用 3 個(gè)， j 用 2 個(gè)。為了敘述方便，我們把小周期簡稱為周期。而一條指令要用多個(gè)周期，這就是多周期 CPU 名稱的由來。 我們可以使用一種稱為“有限狀態(tài)機(jī)（ finite statemachine）”的技術(shù)來設(shè)計(jì)多周期 CPU 的控制部件，使不同的指令使用不同數(shù)量的時(shí)鐘周期。圖 25示意了此種有限狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖。 [6] 圖 24 多周期狀態(tài)轉(zhuǎn)移 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 18 多周期 CPU 的頂層結(jié)構(gòu)與單周期基本相同，但其控制單元（ CU）從一個(gè)組合解碼邏輯演變成了一個(gè)狀態(tài)機(jī)，以便于在指令的若干狀態(tài)之間輪詢，以及跳轉(zhuǎn)到新的指令中去。 其功能仿真（部分）波形如圖 26 所示。 從圖中可以清晰地看出， PC 值代表指令地址， STASHOW 代表當(dāng)前 CU 的狀態(tài)機(jī)的狀態(tài)碼， STASHOW 對不同的指令其狀態(tài)數(shù)不同。 在畢業(yè)設(shè)計(jì)過程之中，雖然也進(jìn)行了多周期 CPU 的設(shè)計(jì)，但并不屬于本設(shè)計(jì)的主要環(huán)節(jié)，因此只在本節(jié)略述。多周期的 Verilog 源碼參見附錄。 圖 25 多周期頂層結(jié)構(gòu)圖 圖 26 多周期時(shí)序仿真圖 流水線 CPU 流水線是一種巧妙利用時(shí)序邏輯分割組合邏輯，使得可以將電路功能發(fā)揮到最大化和高效率的方法。因?yàn)榱魉€可以將一個(gè)大的組合邏輯分解為若干個(gè)北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 19 小型組合邏輯 ，并在其間插入寄存環(huán)節(jié)，因此可以大大提高邏輯運(yùn)算的穩(wěn)定性，提供更加清晰的運(yùn)算框架。 形象的說，流水線就是將原先較復(fù)雜的邏輯通過寄存器組分解為若干階段，每個(gè)階段是組合邏輯。如圖 27 所示。 圖 27 流水線原理示意圖 假設(shè)寄存器為上升沿觸發(fā)（后文若無特別說明，則流水線寄存器皆為上升沿觸發(fā)），當(dāng) clk 上升沿時(shí)，上一級的輸出值導(dǎo)入 Q1，進(jìn)入組合邏輯，組合邏輯開始更新，直到 D2 端穩(wěn)定后，此值被保存在此級與下級的寄存器上，當(dāng)下一個(gè) clk 上升沿到來時(shí)，此信號傳遞給下一級，同時(shí)此級接受新的上級傳遞來的信號。如果將 data看作數(shù)據(jù)通路和控制信號，則此結(jié)構(gòu)即構(gòu)成了流水線 CPU的基本網(wǎng)絡(luò)結(jié)構(gòu)。 由于多個(gè)狀態(tài)之間不會(huì)互相干擾，因此在不同的級間可以并行存在多個(gè)指令，也可以說 這些指令分處于不同的運(yùn)行周期，使用不同的物理器件。 MIPS 指令集是一種典型的 RISC 體系結(jié)構(gòu)的指令集。在 RISC 體系結(jié)構(gòu)中，使用流水線技術(shù)來提高運(yùn)行速度是其本質(zhì)的特征之一。在 MIPS 指令集中，有多個(gè)方面體現(xiàn)了對流水線結(jié)構(gòu)的適應(yīng)和支持： （ 1）所有的 MIPS 指令的長度都相同。這種設(shè)計(jì)將簡化取指令邏輯和指令譯碼邏輯，使得取指令 IF 周期和指 令譯碼 ID 周期能夠以更快的速度執(zhí)行。 （ 2） MIPS 指令集中只有 R 類型、 I 類型和 J 類型等幾種很少的指令類型。這樣，指令字中各個(gè)域的位置相對固定。源操作數(shù)和目的操作數(shù)的寄存器號碼也就非常容易從指令中分離出來。這樣，就可以在指令譯碼的同時(shí)從寄存器堆中讀出指令的源操作數(shù)，從而簡化了指令周期。 （ 3） MIPS 指令集中絕大多數(shù)指令都是寄存器操作指令，只有 load 指令和 store 指令涉及到存儲(chǔ)器的操作。這樣，存儲(chǔ)器訪問的操作就非常簡單，從而北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 20 可以減少存儲(chǔ)器訪問的時(shí)間。 （ 4） MIPS 指令在存儲(chǔ)器中按 32 位對齊。這樣，就可以僅僅使用一次存儲(chǔ)器操作來讀入一條指令字，從而減少了指令的讀取時(shí)間。 在流水線 CPU 中，每條指令的執(zhí)行過程被分成若干個(gè)執(zhí)行階段。只有當(dāng)每一個(gè)指令執(zhí)行階段都完成之后，一條指令才算執(zhí)行完畢。在每一個(gè)指令執(zhí)行階段中，當(dāng)一條指令在該階段中完成執(zhí)行之后，下一條指令將立即進(jìn)入到該執(zhí)行階段來執(zhí)行操作。當(dāng)流水線處于飽和狀態(tài)時(shí)，在 CPU 中，將同時(shí)有流水線級數(shù)的指令在同時(shí)執(zhí)行 。 其中，每一個(gè)執(zhí)行階段的名稱和功能如下： （ 1） IF：取指令階段； （ 2） ID：指令譯碼階段； （ 3） EXE：指令執(zhí)行階 段； （ 4） MEM：訪問存儲(chǔ)器階段； （ 5） WB：數(shù)據(jù)寫回階段。 在每一個(gè)執(zhí)行階段完成一條指令在該階段的執(zhí)行任務(wù)之后，將進(jìn)行下一條指令的執(zhí)行。這樣，就需要有一套寄存器來保存剛剛執(zhí)行完成的指令的執(zhí)行結(jié)果。該執(zhí)行結(jié)果將交給下一個(gè)執(zhí)行階段，進(jìn)行下一個(gè)階段的處理任務(wù)，如圖28 所示。 為了實(shí)現(xiàn)這樣的流水，我們可以通過在時(shí)序邏輯中插入組合邏輯來完成。時(shí)序邏輯，即寄存器序列用于保存當(dāng)前各個(gè)控制信號和數(shù)據(jù)信號的值，并保證在組合邏輯運(yùn)算時(shí)期阻止其傳入下一級，并在時(shí)序更新時(shí)期傳入下一級組合邏輯的輸入端。 圖 28 流水線 流水示意圖 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 21 圖 29 流水線流水級劃分圖 圖 210 所設(shè)計(jì)的 CPU 頂層示意圖就是典型的流水線結(jié)構(gòu)。 [1]也可作為 本設(shè)計(jì)的 CPU 的一個(gè)頂層結(jié)構(gòu)的簡化說明，實(shí)際情況比這要復(fù)雜一些。 此類型的 CPU 執(zhí)行一條指令需要多個(gè)周期，其波形圖如 211 所示： 本例演示的是 addi $2,$2,1的波形仿真圖。此指令執(zhí)行的若干階段如下： 在 IF 階段得到 PC 值，并在指令存儲(chǔ)器中尋找指令，即 PC=4 ID 階段通過尋找到的指令進(jìn)行譯碼，決定各個(gè)控制信號的值，得到2042FFFF EXE 階段執(zhí)行數(shù)據(jù)運(yùn)算，將 2 與 1 相減（ ALUOP=1），得到 RES。 MEM 進(jìn)行數(shù)據(jù)存儲(chǔ)器操作，只有 Load 或 Store 型才有內(nèi)容； WB階段將計(jì)算結(jié)果寫回，由于 WB階段寫入的數(shù)值在下一個(gè)時(shí)鐘沿才可以讀出顯示，所以 reg3 的 WB 階段的數(shù)值在圖中滯后了一個(gè)周期。 圖 210 流水線 CPU 頂層結(jié)構(gòu)簡圖 DFF IF 取指 邏輯 DFF DFF DFF DFF ID 譯碼 邏輯 EXE 執(zhí)行 邏輯 MEM 存儲(chǔ)器讀寫 邏輯 WB 寄存器寫 邏輯 CLK IF EXE ID MEM WB 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 22 圖 211 流水線波形仿真圖 流水線并不是一直暢通的，經(jīng)常會(huì)因?yàn)橹噶钪g的關(guān)系而互相牽扯，導(dǎo)致阻塞。流水線的相關(guān)問題主要分為 3 大類： （ 1）結(jié)構(gòu)相關(guān)（ structuralhazard） 即由 于硬件資源不充足而導(dǎo)致流水線不暢通 ， 如如果只有一個(gè)存儲(chǔ)器 模塊時(shí)，就不能同時(shí)取出指令和數(shù)據(jù)。 （ 2）數(shù)據(jù)相關(guān)（ data hazard） 因?yàn)?一條指令的后續(xù)指令要使用該條指令的結(jié)果 。而此結(jié)果還未寫入到寄存器中。甚至還沒有計(jì)算完畢。 （ 3）轉(zhuǎn)移相關(guān)（ branch hazard），或稱控制相關(guān)（ controlhazard），指轉(zhuǎn)移指令從取指到轉(zhuǎn)向目標(biāo)地址要花幾個(gè)時(shí)鐘周期，但流水線 CPU 在每個(gè)周期都取指令。 關(guān)于流水線相關(guān)問題的解決方法，請參考第三章。 更高性能 CPU 的結(jié)構(gòu) 一個(gè)更標(biāo)準(zhǔn)且效率較高的 MIPS CPU 一般還應(yīng)具有如下某些結(jié)構(gòu)： （ 1）采用高速緩 存 cache，提高存儲(chǔ)器訪問指令的執(zhí)行速度。 [1] （ 2）具有存儲(chǔ)器處理單元，支持虛擬地址，具有 TLB（ Translation Lookaside Buffer）即快速地址轉(zhuǎn)換表，能夠處理虛擬地址到物理地址的轉(zhuǎn)換。 （ 3）采用多發(fā)射結(jié)構(gòu)，在同一個(gè)時(shí)鐘周期上可以流出 23 條指令并行運(yùn)算，即提供了多條并行的流水線。 [2] （ 4）支持向量運(yùn)算，比如 SIMD（ Single Instruction Multiple Data）結(jié)構(gòu)，一次性處理一批具有相同運(yùn) 算方式的數(shù)據(jù)。用以對多媒體和圖像處理提供更好的支持。 [9] 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 23 （ 5）亂序執(zhí)行與寄存器重命名技術(shù)，在硬件上檢測在數(shù)據(jù)相關(guān)性約束允許的情況下，將與近期指令執(zhí)行順序無關(guān)的后邊的指令發(fā)射到流水線上提前執(zhí)行。以便于不會(huì)因?yàn)閿?shù)據(jù)相關(guān)問題空閑流水線。 [4] （ 6）轉(zhuǎn)移預(yù)測，雖然 MIPS 提供了分支延遲槽技術(shù)，使得跳轉(zhuǎn)只需延遲一個(gè)時(shí)鐘周期，且得到兼容的支持。但轉(zhuǎn)移預(yù)測可以做到這個(gè)延遲的避免，進(jìn)一步提高 CPU 的轉(zhuǎn)移效率。 （ 7）具有浮點(diǎn)協(xié)處理器單元，用于硬件支持浮點(diǎn)運(yùn)算。 （ 8）基于操作隊(duì)列的流水線技術(shù) [5] 國產(chǎn)龍芯 2E 計(jì)算機(jī)是我國研制的基于 MIPS 兼容架構(gòu)的 64 位通用高性能計(jì)算機(jī)。 它 采 用四發(fā)射超標(biāo)量超流水結(jié)構(gòu)。片內(nèi)一級指令和數(shù)據(jù)高速緩存各64KB，片外二級高速緩存最多可達(dá) 8MB。 為了充分發(fā)揮流水線的效率，龍芯 2E實(shí)現(xiàn)了先進(jìn)的轉(zhuǎn)移猜測、寄存器重命名、動(dòng)態(tài)調(diào)度等亂序執(zhí)行技術(shù)以及非阻塞的 Cache 訪問和 load Speculation 等動(dòng)態(tài)存儲(chǔ)訪問機(jī)制 。其結(jié)構(gòu)如 圖 212所示 。 [4] 圖 212 龍芯 2E 結(jié)構(gòu)簡圖 與上文所提及的若干結(jié)構(gòu)相比較，龍芯 2E 計(jì)算機(jī)系統(tǒng)在結(jié)構(gòu)上具有多發(fā)射的特點(diǎn)，即有兩個(gè)定點(diǎn) ALU 和兩個(gè)浮點(diǎn) ALU，在亂序條件下最多一次可發(fā)射北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 24 四條指令。浮點(diǎn)與定點(diǎn)各有獨(dú)立的寄存器堆。另 外，它加入了寄存器重命名模塊、操作隊(duì)列模塊等亂序流水線所需的調(diào)度模塊。另外，為了實(shí)現(xiàn)精確跳轉(zhuǎn)預(yù)測，它使用了跳轉(zhuǎn)目的地址緩沖區(qū)，跳轉(zhuǎn)歷史表，全局歷史寄存器，返回地址堆棧，為了完成虛擬地址轉(zhuǎn)換，它采用了獨(dú)立的 TLB 地址轉(zhuǎn)換模塊。另外，它還具有 cache 及相應(yīng)操作單元，與外部的接口等等。 這些設(shè)計(jì)使得此款 CPU在即使不是很高的主頻下達(dá)到了相當(dāng)優(yōu)良的性能， 具有很高的學(xué)習(xí)借鑒價(jià)值。 小結(jié) 本章結(jié)合本設(shè)計(jì) CPU 的具體實(shí)現(xiàn)，介紹了 MIPS 的寄存器堆，指令集及三種 CPU 的基礎(chǔ)結(jié)構(gòu)，最后討論了更高性能的 CPU結(jié)構(gòu)。 在下一章中，將具體討論流水線 CPU 的實(shí)現(xiàn)。 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 25 第 3 章 MIPS 處理器的實(shí)現(xiàn) 本設(shè)計(jì)的基本原則與方法 自頂而下設(shè)計(jì)法與最小 系統(tǒng)擴(kuò)展 法 自頂 而 下設(shè)計(jì)（ topdown design） 是 將 任務(wù) 分解成主要的子任務(wù)，然后解決子任務(wù)以得到最初任務(wù)的解決方案 的設(shè)計(jì)過程 。 [7] 通常情況下，解決任務(wù)的算法要比之前見到的復(fù)雜得多，因此必須將任務(wù)分成幾個(gè)小任務(wù)來解決。為解決某級的小任務(wù)，就要先解決它低一級的更小的任務(wù)，這個(gè)過程稱之為自頂 而 下設(shè)計(jì)， 它 將任務(wù)分解為相關(guān)子任務(wù)的過程類似于算法細(xì)化的過程。 比如要設(shè)計(jì) 一個(gè)移位乘法器，首先要設(shè)計(jì)加法器、移位器和觸發(fā)器，而加法器又需要首先設(shè)計(jì)全加器。由此，將一個(gè)設(shè)計(jì)乘法器的任務(wù)分解為若干模塊，逐步完成， 如圖 31 所示： 圖 31 自頂而下設(shè)計(jì)法 對于自頂而下設(shè)計(jì)法而言， 其優(yōu)點(diǎn)是比較明顯的， 它的 組織結(jié) 構(gòu)清晰，任務(wù)模塊分明，接口描述確切，高屋建瓴而具體入微。但是，使用它前提是任務(wù)本身已經(jīng)十分清晰，而且設(shè)計(jì) 者有能力 對整個(gè)工程有一個(gè)全局性的認(rèn)識(shí)，對工程若干組件 的結(jié)構(gòu)和劃分方式了如指掌。 同時(shí)，實(shí)現(xiàn)過程中需要正確的人員的安排以及 專門的計(jì)劃和協(xié)調(diào)措施， 而對于很多開創(chuàng)性工作本身， 起 先 可能 并沒有把所要實(shí)現(xiàn)的整體了解透徹， 因此 ，很難制定出優(yōu)良 的頂層框架。 然而，一個(gè)不合格的頂層框架會(huì)給系統(tǒng)的實(shí)現(xiàn)過程和成品性能帶來災(zāi)難性的影響。因此，此設(shè)計(jì)法要求的設(shè)計(jì)起點(diǎn)高，設(shè)計(jì)理念成熟。適用于大型分層開發(fā)的團(tuán)隊(duì)作業(yè)上。 頂層任務(wù) 二 級任務(wù) 三級任務(wù) 移位乘法器 加法器 移位器 觸發(fā)器 全加器 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 26