【正文】 ........ 104 致 謝 ............................................................................................................................. 106 參考文獻(xiàn) ......................................................................................................................... 107 附 錄 ............................................................................................................................ 109 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） V 聲 明 ..................................................................................................................... 109 附 A 超前進(jìn)位加法器源碼（ 8 位版本） .............................................................. 109 附 B 并行乘法器源碼 ..............................................................................................110 附 C Booth 乘法器源碼 ...........................................................................................112 附 D 無(wú)符號(hào)除法器源碼 ..........................................................................................112 附 E 單周期 12 條指令版本源碼 .............................................................................113 附 F 多周期 12 條指令版本源碼 .............................................................................118 附 G 流水線版本源碼 ............................................................................................. 138 附 H 匯編語(yǔ)言開(kāi)發(fā)環(huán)境源碼 .................................................................................. 164 附 I 中斷測(cè)試程序源碼 ........................................................................................... 177 附 J 基于 Cadence Virtuoso 的非門版圖設(shè)計(jì)與驗(yàn)證 ............................................ 178 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 1 第 1 章 CPU 體系結(jié)構(gòu)概述 前言 計(jì)算機(jī)的工作目標(biāo)是嚴(yán)格按照 預(yù)先 提供的指令和數(shù)據(jù)利用指令流操縱數(shù)據(jù)集，并將執(zhí)行的結(jié)果以某種形式表達(dá)出來(lái)。 在文章編排上，本文首先講述了 RISC 思想的由來(lái)、 MIPS 處理器的特點(diǎn)及其指令集、 MIPS 處理器的三種基礎(chǔ)結(jié)構(gòu)，隨后以最小系統(tǒng)擴(kuò)展法為線索介紹了 CPU 的若干理論問(wèn)題及本設(shè)計(jì)的解決方法，之后闡述了 CPU 的頂層結(jié)構(gòu)和模塊接口。本設(shè)計(jì)體系簡(jiǎn)潔，易于 擴(kuò)展 ，非常適合以 IP 核的形式作為嵌入式設(shè)備的高性能單片機(jī)或 MCU 使用。另外配有 專用 的匯編集成開(kāi) 發(fā) 環(huán)境，可以做到匯編級(jí) 程序開(kāi)發(fā)。 本 設(shè)計(jì)實(shí)現(xiàn)了 一個(gè)具有標(biāo)準(zhǔn)的 32位 5 級(jí)流水線架構(gòu)的 MIPS 指令兼容 CPU系統(tǒng)?；?FPGA 的 CPU IP 核設(shè)計(jì)具有 易于調(diào)試，便于集成 的特點(diǎn)。北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） I 摘 要 基于 RISC 架構(gòu)的 MIPS 指令兼容處理器是通用高性能處理器的一種。其架構(gòu)簡(jiǎn)潔，運(yùn)行效率高，在高性能計(jì)算，嵌入式處理，多媒體應(yīng)用等各個(gè)領(lǐng)域得到了廣泛應(yīng)用。在片上系統(tǒng)設(shè)計(jì)方法日趨流行的趨勢(shì)下，掌握一套復(fù)雜的 CPU 設(shè)計(jì)技術(shù)十分必要。具備 常用的五十余條指令，解決了大部分?jǐn)?shù)據(jù)相關(guān)，結(jié)構(gòu)相關(guān)，乘除法的流水化處理等問(wèn)題，并實(shí)現(xiàn)了可屏蔽的中斷網(wǎng)絡(luò)。由于此設(shè)計(jì)可直接應(yīng)用于 FPGA 芯片中，因此具有很高的實(shí)用價(jià)值。同時(shí)，其設(shè)計(jì)過(guò)程是一個(gè)最小系統(tǒng)擴(kuò)展法的實(shí)現(xiàn)范例，論文闡述了如何將一個(gè)設(shè)計(jì)雛形發(fā)展成實(shí)用化的成品的過(guò)程。 最后 的仿真驗(yàn)證表明了此方案可以在 Altera 系列 FPGA 芯片中穩(wěn)定正確的運(yùn)行。 只要滿足了若干基礎(chǔ)指令，它便是一個(gè)可以精確表達(dá)運(yùn)算邏輯的萬(wàn)能計(jì)算系統(tǒng)。它本身不 關(guān)心數(shù)據(jù)的存儲(chǔ)及結(jié)果的顯示等等，而需要根據(jù)指令對(duì)數(shù)據(jù)集進(jìn)行運(yùn)算或指令流控制，更新內(nèi)部的核心寄存器的值，并提供輸出。它的工作節(jié)拍通過(guò)外部時(shí)鐘和鎖相環(huán)的倍頻所確定，它的指令和 數(shù)據(jù)由存儲(chǔ) 器所提供，它的工作邏輯由指令所確定。如果把指令地址作為 狀態(tài) 變量 ，那么它是 一個(gè)可控可測(cè)的 大型的數(shù)字電路狀態(tài)機(jī)。然而，從功能實(shí)現(xiàn)的角度，它只不過(guò)是一個(gè)復(fù)雜一些的用于將機(jī)器指令碼轉(zhuǎn)化為電子的規(guī)則運(yùn)轉(zhuǎn)的數(shù)字邏輯。因此幾十年來(lái)人們?cè)诓粩喔倪M(jìn)它的工藝和設(shè)計(jì)思想，用以制造出更快更高效的 CPU。 RISC 作為 CISC 的改進(jìn)，是計(jì)算機(jī)體系結(jié)構(gòu)上的里程碑，因而 RISC 精簡(jiǎn)指令集架構(gòu)在結(jié)構(gòu)和效率上都較 CISC 更高效。在計(jì)算機(jī)發(fā)展的初期， 由于 VLSI 工藝水 平較低，存儲(chǔ)介質(zhì) 較差等原因，這類計(jì)算機(jī)處理器在設(shè)計(jì)理念上 具有如下特點(diǎn)：[2] 1. 注重代碼長(zhǎng)度和存儲(chǔ)效率，大量使用存儲(chǔ)器 存儲(chǔ)器操作指令 由于當(dāng)時(shí)的存儲(chǔ)器容量小，因此，希望設(shè)計(jì)更加緊湊的代碼，采用存儲(chǔ)器操作的指令可以有效的減少指令長(zhǎng)度。而由于當(dāng)時(shí)主存速度與一個(gè)微碼的存儲(chǔ)周期大致相同，所以大量采用存儲(chǔ)器操作是很劃算的。因此，為了代碼長(zhǎng)度和存儲(chǔ)效率，當(dāng)時(shí)的流行的方法是采用豐富的存儲(chǔ)器操作。由于軟件成本的上升和硬件成本的下降，計(jì)算機(jī)設(shè)計(jì)者向盡可能的把計(jì)算機(jī)執(zhí)行高級(jí)語(yǔ)言的功能轉(zhuǎn)移到硬件上去。 3. 大量采用微碼技術(shù) 為了滿足指令兼容和不斷擴(kuò)充的復(fù)雜指令要求，單單依靠增大結(jié)構(gòu)復(fù)雜度很難解決問(wèn)題，因此設(shè)計(jì)了一個(gè)相對(duì)固定的微處理核，要擴(kuò)展指令只需擴(kuò)充微程序存儲(chǔ) 器即可。簡(jiǎn)單講是處理器中嵌入處理器，由于當(dāng)時(shí)的工藝技術(shù)所限，當(dāng)時(shí)傳統(tǒng)計(jì)算機(jī)的機(jī)器周期一般相當(dāng)于主存周期，正好等于 510 個(gè)微存儲(chǔ)周期。因此采用微碼技術(shù)是合理的。 2．現(xiàn)有的一些著名計(jì)算機(jī)指令系統(tǒng)過(guò)于復(fù)雜，有些微碼多達(dá) 400kb，使得微程序設(shè)計(jì)相當(dāng)困難而難以調(diào)試。 4．根據(jù) 20%80%定律，一個(gè)指令系統(tǒng)中大約 20%的指令是程序中經(jīng)常反復(fù)使用的，其使用量 大約占到整個(gè)程序的 80%，而該指令系統(tǒng)中大約 80%的指令時(shí)很少用到的，其使用量只占整個(gè)程序的 20%。 RISC 微處理器 RISC（ Reduced Instruction Set Computer）即 精簡(jiǎn)指令系統(tǒng)計(jì)算機(jī)的中心思想是簡(jiǎn)化硬件設(shè)計(jì)硬件只執(zhí)行很有限的最常用的那部分指令，大部分復(fù)雜的操作則使用成熟的編譯技術(shù)由簡(jiǎn)單指令合成。 RISC微處理器具有以下幾個(gè)特征 ： 1．簡(jiǎn)化的指令集 (1)大多數(shù)指令是單周期完成的，指令系統(tǒng)中的絕大部分指令只執(zhí)行一些簡(jiǎn)單和基本的功能，這些指令可以較快的在單周期內(nèi)執(zhí)行完畢，并使指令的譯碼和解釋開(kāi)銷減少。以往，微碼控制部件往往占去 VLSI芯片面積的50%60%，節(jié)省微碼器件的空間可以用于制作較大的寄存器堆。 (3)較少的指令數(shù)和尋址方式，從而有利于控制單元的簡(jiǎn)化和執(zhí)行速度的加快指令格式盡量簡(jiǎn)單規(guī)范，使指令的譯碼邏輯電路簡(jiǎn)化，從而也使控制部件速度加快。 3．充分提高流水線的效率 雖然流水線不是 RISC的專利， RISC處理器也并不一定是流水的。這樣才可以充分利用 CPU內(nèi)部器件的并行性。 RISC的指令格式長(zhǎng)度統(tǒng)一，使得更容易用簡(jiǎn)單的流水線結(jié)構(gòu)來(lái)處理。當(dāng)然，它也同樣面臨著相鄰指令間結(jié)構(gòu)相關(guān)性的問(wèn)題，不可避免地影響執(zhí)行的流暢性。 RISC指令集的簡(jiǎn)化雖可以使硬件復(fù)雜性降低，但也導(dǎo)致了編譯后代碼的長(zhǎng)度較長(zhǎng)。 一般來(lái)說(shuō) RISC處理器比同等的 CISC處理器要快 50%至 75% 同時(shí)由于 RISC處理器結(jié)構(gòu) 的簡(jiǎn)單，使得更容易設(shè)計(jì)和糾錯(cuò)。它最早是在 80年代初期由斯坦福 (Stanford)大學(xué) Hennessy教授領(lǐng)導(dǎo)的研究小組研制出來(lái)的。這些系列產(chǎn)品為很多計(jì)算機(jī)公司采用構(gòu) 成各種工作站和計(jì)算機(jī)系統(tǒng)。1986 年推出 R2020 處理器， 1988 年推出 R3000 處理器， 1991 年推出第一款 64位商用微處理器 R4000。 1999 年， MIPS 公司發(fā)布 MIPS 32 和 MIPS 64架構(gòu)標(biāo)準(zhǔn)。 MIPS 的系統(tǒng)結(jié)構(gòu)及設(shè)計(jì)理念比較先進(jìn)，其指令系統(tǒng)經(jīng)過(guò)通用處理器指令體系 MIPS I、 MIPS II、 MIPS III、 MIPS IV 到 MIPS V，嵌入式指令體系 MIPS1MIPS32 到 MIPS64 的發(fā)展已經(jīng)十分成熟。 我 國(guó) 的 龍芯 2E 和前代產(chǎn)品采用的都是 64 位 MIPS 指令架構(gòu)，索尼 PS2 游戲機(jī)所用的“ Emotion Engine”也采用 MIPS 指令，這些 MIPS 處理器的性能都非常強(qiáng)勁，而龍芯 2E 也屬于這個(gè)陣營(yíng)，在軟件方面與上述產(chǎn)品完全兼容。 本設(shè)計(jì)的處理器 本設(shè)計(jì) 基于 MIPS 的 32 位流水線架構(gòu)，設(shè)計(jì)過(guò)程中力圖盡可能的遵循原有的 MIPS CPU 的功能和指令集，基本做到與 MIPS III 指令集 的 兼容。 小結(jié) 本章簡(jiǎn)述了 CPU 的各大分類及其性能差異，介紹了 MIPS 的發(fā)展情況和優(yōu)點(diǎn)，簡(jiǎn)述了本設(shè)計(jì)的 CPU 的實(shí)現(xiàn)要點(diǎn)。 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 6 第 2 章 MIPS 處理器結(jié)構(gòu)與技術(shù) MIPS 指令集簡(jiǎn)介 MIPS 指令集具有以下特點(diǎn)。所有的計(jì) 算類型的指令均從寄存器堆中讀取數(shù)據(jù)并把結(jié)果寫入寄存器堆中。 ② 易于流水線 CPU 的設(shè)計(jì)。 ③ 易于編譯器的開(kāi)發(fā)。 MIPS 指令的尋址方式非常簡(jiǎn)單，每條指令的操作也非常簡(jiǎn)單。包括 10條寄存器運(yùn)算指令， 8 條移位指令， 6 條乘除法專用指令， 7 條立即數(shù)計(jì)算指 令， 8 條存儲(chǔ)器操作指令， 6 條條件跳轉(zhuǎn)指令， 4 條無(wú)條件跳轉(zhuǎn)指令， 2 條其他指令和 5 條偽指令。其中第 0 寄存器永遠(yuǎn)為全 0，第 31 寄存器是跳轉(zhuǎn)鏈接地址寄存器。對(duì)于其它寄存器，可由軟件自由控制。 [1] 表 21 寄存器堆使用規(guī)范 寄存器編號(hào) 助記符 用途 $0 zero 常數(shù) 0 $1 at 匯編暫存寄存器 $2 $3 v0,v1 表達(dá) 式結(jié)果或子程序返回值 $4$7 a0a3 過(guò)程調(diào)用的前幾個(gè)參數(shù) $8$15 t0t7 臨時(shí)變量，過(guò)程調(diào)用時(shí)不需要恢復(fù) $16$23 s0s7 臨時(shí)變量，過(guò)程調(diào)用時(shí)需要恢復(fù) $24 $25 t8 t9 臨時(shí)變量，過(guò)程調(diào)用時(shí)不需要恢復(fù) $26 $27 k0 k1 保留給操作系統(tǒng)，通常被中斷或例外用來(lái)保存參數(shù) $28 gp 全局指針 $29 sp 堆棧指針 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 7 $30 s8/fp 第 9 寄存器變量，過(guò)程調(diào)用時(shí)作為幀指針 $31 ra 過(guò)程返回地址 在數(shù)據(jù)類型上，本設(shè)計(jì)只支持整數(shù)類型，包 括 8 位字節(jié)， 16 位半字和 32位字。 在本 CPU 所支持的 MIPS 的指令 中 格式有 3 種， 分別為 R 型、 I 型和 J 型。 表 22 MIPS 指令格式表 指令格式中的 OP（ OPeration）是指令操作碼 ， RS（ Register Source）是源操作數(shù)的寄存器號(hào) ， RD（ Register Destination）是目的寄存器號(hào) ， RT（ Register Target）既可為源寄存器號(hào)，又可為目的寄存器號(hào)，由具體的指令決定。 SA（ Shift Amount）由移位指令使用，定義移位位數(shù)。 26 位 Target 由 JUMP 指令使用，用于產(chǎn)生跳轉(zhuǎn)的目標(biāo)地址。擴(kuò)展的方法有兩種：符號(hào)擴(kuò)展和 0 擴(kuò)展。例如， 16 位全 1 的立即數(shù)表示 1，符號(hào)擴(kuò)OP RS RT RD SA FUNC OP RS RT Immediate OP Target R 型 I 型 J 型 31 26 25 21 20 16 15 11 10 6 5