【正文】 ....................... 102 第 7 章 總結(jié) ................................................................................................................ 104 致 謝 ............................................................................................................................. 106 參考文獻(xiàn) ......................................................................................................................... 107 附 錄 ............................................................................................................................ 109 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） V 聲 明 ..................................................................................................................... 109 附 A 超前進(jìn)位加法器源碼（ 8 位版本） .............................................................. 109 附 B 并行乘法器源碼 ..............................................................................................110 附 C Booth 乘法器源碼 ...........................................................................................112 附 D 無(wú)符號(hào)除法器源碼 ..........................................................................................112 附 E 單周期 12 條指令版本源碼 .............................................................................113 附 F 多周期 12 條指令版本源碼 .............................................................................118 附 G 流水線版本源碼 ............................................................................................. 138 附 H 匯編語(yǔ)言開(kāi)發(fā)環(huán)境源碼 .................................................................................. 164 附 I 中斷測(cè)試程序源碼 ........................................................................................... 177 附 J 基于 Cadence Virtuoso 的非門(mén)版圖設(shè)計(jì)與驗(yàn)證 ............................................ 178 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 1 第 1 章 CPU 體系結(jié)構(gòu)概述 前言 計(jì)算機(jī)的工作目標(biāo)是嚴(yán)格按照 預(yù)先 提供的指令和數(shù)據(jù)利用指令流操縱數(shù)據(jù)集，并將執(zhí)行的結(jié)果以某種形式表達(dá)出來(lái)。本設(shè)計(jì)體系簡(jiǎn)潔，易于 擴(kuò)展 ，非常適合以 IP 核的形式作為嵌入式設(shè)備的高性能單片機(jī)或 MCU 使用。 本 設(shè)計(jì)實(shí)現(xiàn)了 一個(gè)具有標(biāo)準(zhǔn)的 32位 5 級(jí)流水線架構(gòu)的 MIPS 指令兼容 CPU系統(tǒng)。北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） I 摘 要 基于 RISC 架構(gòu)的 MIPS 指令兼容處理器是通用高性能處理器的一種。在片上系統(tǒng)設(shè)計(jì)方法日趨流行的趨勢(shì)下，掌握一套復(fù)雜的 CPU 設(shè)計(jì)技術(shù)十分必要。由于此設(shè)計(jì)可直接應(yīng)用于 FPGA 芯片中，因此具有很高的實(shí)用價(jià)值。 最后 的仿真驗(yàn)證表明了此方案可以在 Altera 系列 FPGA 芯片中穩(wěn)定正確的運(yùn)行。它本身不 關(guān)心數(shù)據(jù)的存儲(chǔ)及結(jié)果的顯示等等，而需要根據(jù)指令對(duì)數(shù)據(jù)集進(jìn)行運(yùn)算或指令流控制，更新內(nèi)部的核心寄存器的值，并提供輸出。如果把指令地址作為 狀態(tài) 變量 ，那么它是 一個(gè)可控可測(cè)的 大型的數(shù)字電路狀態(tài)機(jī)。因此幾十年來(lái)人們?cè)诓粩喔倪M(jìn)它的工藝和設(shè)計(jì)思想，用以制造出更快更高效的 CPU。在計(jì)算機(jī)發(fā)展的初期， 由于 VLSI 工藝水 平較低，存儲(chǔ)介質(zhì) 較差等原因，這類計(jì)算機(jī)處理器在設(shè)計(jì)理念上 具有如下特點(diǎn)：[2] 1. 注重代碼長(zhǎng)度和存儲(chǔ)效率，大量使用存儲(chǔ)器 存儲(chǔ)器操作指令 由于當(dāng)時(shí)的存儲(chǔ)器容量小，因此，希望設(shè)計(jì)更加緊湊的代碼，采用存儲(chǔ)器操作的指令可以有效的減少指令長(zhǎng)度。因此，為了代碼長(zhǎng)度和存儲(chǔ)效率，當(dāng)時(shí)的流行的方法是采用豐富的存儲(chǔ)器操作。 3. 大量采用微碼技術(shù) 為了滿足指令兼容和不斷擴(kuò)充的復(fù)雜指令要求，單單依靠增大結(jié)構(gòu)復(fù)雜度很難解決問(wèn)題，因此設(shè)計(jì)了一個(gè)相對(duì)固定的微處理核，要擴(kuò)展指令只需擴(kuò)充微程序存儲(chǔ) 器即可。因此采用微碼技術(shù)是合理的。 4．根據(jù) 20%80%定律，一個(gè)指令系統(tǒng)中大約 20%的指令是程序中經(jīng)常反復(fù)使用的，其使用量 大約占到整個(gè)程序的 80%，而該指令系統(tǒng)中大約 80%的指令時(shí)很少用到的，其使用量只占整個(gè)程序的 20%。 RISC微處理器具有以下幾個(gè)特征 ： 1．簡(jiǎn)化的指令集 (1)大多數(shù)指令是單周期完成的，指令系統(tǒng)中的絕大部分指令只執(zhí)行一些簡(jiǎn)單和基本的功能，這些指令可以較快的在單周期內(nèi)執(zhí)行完畢，并使指令的譯碼和解釋開(kāi)銷減少。 (3)較少的指令數(shù)和尋址方式，從而有利于控制單元的簡(jiǎn)化和執(zhí)行速度的加快指令格式盡量簡(jiǎn)單規(guī)范，使指令的譯碼邏輯電路簡(jiǎn)化，從而也使控制部件速度加快。這樣才可以充分利用 CPU內(nèi)部器件的并行性。當(dāng)然，它也同樣面臨著相鄰指令間結(jié)構(gòu)相關(guān)性的問(wèn)題，不可避免地影響執(zhí)行的流暢性。 一般來(lái)說(shuō) RISC處理器比同等的 CISC處理器要快 50%至 75% 同時(shí)由于 RISC處理器結(jié)構(gòu) 的簡(jiǎn)單，使得更容易設(shè)計(jì)和糾錯(cuò)。這些系列產(chǎn)品為很多計(jì)算機(jī)公司采用構(gòu) 成各種工作站和計(jì)算機(jī)系統(tǒng)。 1999 年， MIPS 公司發(fā)布 MIPS 32 和 MIPS 64架構(gòu)標(biāo)準(zhǔn)。 我 國(guó) 的 龍芯 2E 和前代產(chǎn)品采用的都是 64 位 MIPS 指令架構(gòu)，索尼 PS2 游戲機(jī)所用的“ Emotion Engine”也采用 MIPS 指令，這些 MIPS 處理器的性能都非常強(qiáng)勁，而龍芯 2E 也屬于這個(gè)陣營(yíng)，在軟件方面與上述產(chǎn)品完全兼容。 小結(jié) 本章簡(jiǎn)述了 CPU 的各大分類及其性能差異，介紹了 MIPS 的發(fā)展情況和優(yōu)點(diǎn)，簡(jiǎn)述了本設(shè)計(jì)的 CPU 的實(shí)現(xiàn)要點(diǎn)。所有的計(jì) 算類型的指令均從寄存器堆中讀取數(shù)據(jù)并把結(jié)果寫(xiě)入寄存器堆中。 ③ 易于編譯器的開(kāi)發(fā)。包括 10條寄存器運(yùn)算指令， 8 條移位指令， 6 條乘除法專用指令， 7 條立即數(shù)計(jì)算指 令， 8 條存儲(chǔ)器操作指令， 6 條條件跳轉(zhuǎn)指令， 4 條無(wú)條件跳轉(zhuǎn)指令， 2 條其他指令和 5 條偽指令。對(duì)于其它寄存器，可由軟件自由控制。 在本 CPU 所支持的 MIPS 的指令 中 格式有 3 種， 分別為 R 型、 I 型和 J 型。 SA（ Shift Amount）由移位指令使用，定義移位位數(shù)。擴(kuò)展的方法有兩種：符號(hào)擴(kuò)展和 0 擴(kuò)展。 0擴(kuò)展比較簡(jiǎn)單：高 16 位總是全 0。 （ 3）基址偏移量尋址 ——— 操作 數(shù)在存儲(chǔ)器中，存儲(chǔ)器地址由一個(gè)寄存器的內(nèi)容與指令中的常數(shù)相加得到。指令中的 26位目標(biāo)地址值與 PC 的高 4 位拼接，形成 30 位的存儲(chǔ)器 “ 字地址 ” 。同時(shí)，軟件上提供了 8 條重定義指令，此處的重定義指令指為了使用方便重新命名的或恒定某個(gè)參數(shù)后重新命名的指令。 例如 TGE 指令可以通過(guò) BGE（或其他條件跳轉(zhuǎn)指令）和溢出指令結(jié)合得到。 CPU的幾種典型結(jié)構(gòu) 單周期 CPU 單周期 CPU 的特點(diǎn)是每條指令的執(zhí)行 只 需要一個(gè)時(shí)鐘周期，一條指令執(zhí)行完再執(zhí)行下一條指令。且因?yàn)?每個(gè)時(shí)鐘周期的時(shí)間長(zhǎng)短 必須統(tǒng)一 ，因此在確定時(shí)鐘周期的時(shí)間長(zhǎng)度時(shí)，要 依照最長(zhǎng)延遲的指令時(shí)間來(lái)定，這也限制了它 的執(zhí)行效率。 圖 21 單周期 CPU 時(shí)序示意圖 圖 22 是一個(gè) 單周期 CPU 的 頂層結(jié)構(gòu)實(shí)現(xiàn) 。 （ 3） BRANCH：為 1 時(shí)，選擇轉(zhuǎn)移目標(biāo)地址；為 0 時(shí)，選擇 PC +4（圖中的 NPC）。 （ 6） MEMTOREG：為 1 時(shí)，選擇存儲(chǔ)器數(shù)據(jù)；為 0 時(shí)，選擇 ALU 輸出的數(shù)據(jù)。為 1 時(shí)，符號(hào)擴(kuò)展；為 0 時(shí)， 0 擴(kuò)展。在結(jié)構(gòu)上，采用了控制單元對(duì)所有控制信號(hào)作統(tǒng)一的集中控制。由于寫(xiě)入數(shù)據(jù)往往是最后一步操作，因此，一個(gè)占空比不對(duì)等的輸入時(shí)鐘也許更加有效率。對(duì)于單周期而言， CPU 的時(shí)鐘頻率確定之后，每個(gè)時(shí)鐘周期的時(shí)間長(zhǎng)度就固定了。 圖 23 多周期時(shí)序示意圖 而類似 add 這樣的指令根本不需要訪問(wèn)數(shù)據(jù)存儲(chǔ)器，可以把 ALU 計(jì)算出的結(jié)果直接寫(xiě)回寄存器堆。例如把單周期 CPU 中的時(shí)鐘周期分成 5 個(gè)小周期： lw 用 5 個(gè)， add 用 4 個(gè)， beq 用 3 個(gè)， j 用 2 個(gè)。圖 25示意了此種有限狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖。 在畢業(yè)設(shè)計(jì)過(guò)程之中，雖然也進(jìn)行了多周期 CPU 的設(shè)計(jì)，但并不屬于本設(shè)計(jì)的主要環(huán)節(jié)，因此只在本節(jié)略述。 形象的說(shuō)，流水線就是將原先較復(fù)雜的邏輯通過(guò)寄存器組分解為若干階段，每個(gè)階段是組合邏輯。 由于多個(gè)狀態(tài)之間不會(huì)互相干擾，因此在不同的級(jí)間可以并行存在多個(gè)指令，也可以說(shuō) 這些指令分處于不同的運(yùn)行周期，使用不同的物理器件。這種設(shè)計(jì)將簡(jiǎn)化取指令邏輯和指令譯碼邏輯，使得取指令 IF 周期和指 令譯碼 ID 周期能夠以更快的速度執(zhí)行。這樣，就可以在指令譯碼的同時(shí)從寄存器堆中讀出指令的源操作數(shù)，從而簡(jiǎn)化了指令周期。這樣，就可以僅僅使用一次存儲(chǔ)器操作來(lái)讀入一條指令字，從而減少了指令的讀取時(shí)間。當(dāng)流水線處于飽和狀態(tài)時(shí)，在 CPU 中，將同時(shí)有流水線級(jí)數(shù)的指令在同時(shí)執(zhí)行 。該執(zhí)行結(jié)果將交給下一個(gè)執(zhí)行階段，進(jìn)行下一個(gè)階段的處理任務(wù)，如圖28 所示。 [1]也可作為 本設(shè)計(jì)的 CPU 的一個(gè)頂層結(jié)構(gòu)的簡(jiǎn)化說(shuō)明，實(shí)際情況比這要復(fù)雜一些。 圖 210 流水線 CPU 頂層結(jié)構(gòu)簡(jiǎn)圖 DFF IF 取指 邏輯 DFF DFF DFF DFF ID 譯碼 邏輯 EXE 執(zhí)行 邏輯 MEM 存儲(chǔ)器讀寫(xiě) 邏輯 WB 寄存器寫(xiě) 邏輯 CLK IF EXE ID MEM WB 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 22 圖 211 流水線波形仿真圖 流水線并不是一直暢通的，經(jīng)常會(huì)因?yàn)橹噶钪g的關(guān)系而互相牽扯，導(dǎo)致阻塞。甚至還沒(méi)有計(jì)算完畢。 [1] （ 2）具有存儲(chǔ)器處理單元，支持虛擬地址，具有 TLB（ Translation Lookaside Buffer）即快速地址轉(zhuǎn)換表，能夠處理虛擬地址到物理地址的轉(zhuǎn)換。 [9] 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 23 （ 5）亂序執(zhí)行與寄存器重命名技術(shù)，在硬件上檢測(cè)在數(shù)據(jù)相關(guān)性約束允許的情況下，將與近期指令執(zhí)行順序無(wú)關(guān)的后邊的指令發(fā)射到流水線上提前執(zhí)行。 （ 7）具有浮點(diǎn)協(xié)處理器單元，用于硬件支持浮點(diǎn)運(yùn)算。 為了充分發(fā)揮流水線的效率，龍芯 2E實(shí)現(xiàn)了先進(jìn)的轉(zhuǎn)移猜測(cè)、寄存器重命名、動(dòng)態(tài)調(diào)度等亂序執(zhí)行技術(shù)以及非阻塞的 Cache 訪問(wèn)和 load Speculation 等動(dòng)態(tài)存儲(chǔ)訪問(wèn)機(jī)制 。另 外，它加入了寄存器重命名模塊、操作隊(duì)列模塊等亂序流水線所需的調(diào)度模塊。 小結(jié) 本章結(jié)合本設(shè)計(jì) CPU 的具體實(shí)現(xiàn)，介紹了 MIPS 的寄存器堆，指令集及三種 CPU 的基礎(chǔ)結(jié)構(gòu)，最后討論了更高性能的 CPU結(jié)構(gòu)。為解決某級(jí)的小任務(wù)，就要先解決它低一級(jí)的更小的任務(wù)，這個(gè)過(guò)程稱之為自頂 而 下設(shè)計(jì)， 它 將任務(wù)分解為相關(guān)子任務(wù)的過(guò)程類似于算法細(xì)化的過(guò)程。 同時(shí)，實(shí)現(xiàn)過(guò)程中需要正確的人員的安排以及 專門(mén)的計(jì)劃和協(xié)調(diào)措施， 而對(duì)于很多開(kāi)創(chuàng)性工作本身， 起 先 可能 并沒(méi)有把所要實(shí)現(xiàn)的整體了解透徹， 因此 ，很難制定出優(yōu)良 的頂層框架。 頂層任務(wù) 二 級(jí)任務(wù) 三級(jí)任務(wù) 移位乘法器 加法器 移位器 觸發(fā)器 全加器 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文）