【正文】 ....................... 102 第 7 章 總結 ................................................................................................................ 104 致 謝 ............................................................................................................................. 106 參考文獻 ......................................................................................................................... 107 附 錄 ............................................................................................................................ 109 北京理工大學本科生畢業(yè)設計（論文） V 聲 明 ..................................................................................................................... 109 附 A 超前進位加法器源碼（ 8 位版本） .............................................................. 109 附 B 并行乘法器源碼 ..............................................................................................110 附 C Booth 乘法器源碼 ...........................................................................................112 附 D 無符號除法器源碼 ..........................................................................................112 附 E 單周期 12 條指令版本源碼 .............................................................................113 附 F 多周期 12 條指令版本源碼 .............................................................................118 附 G 流水線版本源碼 ............................................................................................. 138 附 H 匯編語言開發(fā)環(huán)境源碼 .................................................................................. 164 附 I 中斷測試程序源碼 ........................................................................................... 177 附 J 基于 Cadence Virtuoso 的非門版圖設計與驗證 ............................................ 178 北京理工大學本科生畢業(yè)設計（論文） 1 第 1 章 CPU 體系結構概述 前言 計算機的工作目標是嚴格按照 預先 提供的指令和數(shù)據(jù)利用指令流操縱數(shù)據(jù)集，并將執(zhí)行的結果以某種形式表達出來。本設計體系簡潔，易于 擴展 ，非常適合以 IP 核的形式作為嵌入式設備的高性能單片機或 MCU 使用。 本 設計實現(xiàn)了 一個具有標準的 32位 5 級流水線架構的 MIPS 指令兼容 CPU系統(tǒng)。北京理工大學本科生畢業(yè)設計（論文） I 摘 要 基于 RISC 架構的 MIPS 指令兼容處理器是通用高性能處理器的一種。在片上系統(tǒng)設計方法日趨流行的趨勢下，掌握一套復雜的 CPU 設計技術十分必要。由于此設計可直接應用于 FPGA 芯片中，因此具有很高的實用價值。 最后 的仿真驗證表明了此方案可以在 Altera 系列 FPGA 芯片中穩(wěn)定正確的運行。它本身不 關心數(shù)據(jù)的存儲及結果的顯示等等，而需要根據(jù)指令對數(shù)據(jù)集進行運算或指令流控制，更新內部的核心寄存器的值，并提供輸出。如果把指令地址作為 狀態(tài) 變量 ，那么它是 一個可控可測的 大型的數(shù)字電路狀態(tài)機。因此幾十年來人們在不斷改進它的工藝和設計思想，用以制造出更快更高效的 CPU。在計算機發(fā)展的初期， 由于 VLSI 工藝水 平較低，存儲介質 較差等原因，這類計算機處理器在設計理念上 具有如下特點：[2] 1. 注重代碼長度和存儲效率，大量使用存儲器 存儲器操作指令 由于當時的存儲器容量小，因此，希望設計更加緊湊的代碼，采用存儲器操作的指令可以有效的減少指令長度。因此，為了代碼長度和存儲效率，當時的流行的方法是采用豐富的存儲器操作。 3. 大量采用微碼技術 為了滿足指令兼容和不斷擴充的復雜指令要求，單單依靠增大結構復雜度很難解決問題，因此設計了一個相對固定的微處理核，要擴展指令只需擴充微程序存儲 器即可。因此采用微碼技術是合理的。 4．根據(jù) 20%80%定律，一個指令系統(tǒng)中大約 20%的指令是程序中經(jīng)常反復使用的，其使用量 大約占到整個程序的 80%，而該指令系統(tǒng)中大約 80%的指令時很少用到的，其使用量只占整個程序的 20%。 RISC微處理器具有以下幾個特征 ： 1．簡化的指令集 (1)大多數(shù)指令是單周期完成的，指令系統(tǒng)中的絕大部分指令只執(zhí)行一些簡單和基本的功能，這些指令可以較快的在單周期內執(zhí)行完畢，并使指令的譯碼和解釋開銷減少。 (3)較少的指令數(shù)和尋址方式，從而有利于控制單元的簡化和執(zhí)行速度的加快指令格式盡量簡單規(guī)范，使指令的譯碼邏輯電路簡化，從而也使控制部件速度加快。這樣才可以充分利用 CPU內部器件的并行性。當然，它也同樣面臨著相鄰指令間結構相關性的問題，不可避免地影響執(zhí)行的流暢性。 一般來說 RISC處理器比同等的 CISC處理器要快 50%至 75% 同時由于 RISC處理器結構 的簡單，使得更容易設計和糾錯。這些系列產品為很多計算機公司采用構 成各種工作站和計算機系統(tǒng)。 1999 年， MIPS 公司發(fā)布 MIPS 32 和 MIPS 64架構標準。 我 國 的 龍芯 2E 和前代產品采用的都是 64 位 MIPS 指令架構，索尼 PS2 游戲機所用的“ Emotion Engine”也采用 MIPS 指令，這些 MIPS 處理器的性能都非常強勁，而龍芯 2E 也屬于這個陣營，在軟件方面與上述產品完全兼容。 小結 本章簡述了 CPU 的各大分類及其性能差異，介紹了 MIPS 的發(fā)展情況和優(yōu)點，簡述了本設計的 CPU 的實現(xiàn)要點。所有的計 算類型的指令均從寄存器堆中讀取數(shù)據(jù)并把結果寫入寄存器堆中。 ③ 易于編譯器的開發(fā)。包括 10條寄存器運算指令， 8 條移位指令， 6 條乘除法專用指令， 7 條立即數(shù)計算指 令， 8 條存儲器操作指令， 6 條條件跳轉指令， 4 條無條件跳轉指令， 2 條其他指令和 5 條偽指令。對于其它寄存器，可由軟件自由控制。 在本 CPU 所支持的 MIPS 的指令 中 格式有 3 種， 分別為 R 型、 I 型和 J 型。 SA（ Shift Amount）由移位指令使用，定義移位位數(shù)。擴展的方法有兩種：符號擴展和 0 擴展。 0擴展比較簡單：高 16 位總是全 0。 （ 3）基址偏移量尋址 ——— 操作 數(shù)在存儲器中，存儲器地址由一個寄存器的內容與指令中的常數(shù)相加得到。指令中的 26位目標地址值與 PC 的高 4 位拼接，形成 30 位的存儲器 “ 字地址 ” 。同時，軟件上提供了 8 條重定義指令，此處的重定義指令指為了使用方便重新命名的或恒定某個參數(shù)后重新命名的指令。 例如 TGE 指令可以通過 BGE（或其他條件跳轉指令）和溢出指令結合得到。 CPU的幾種典型結構 單周期 CPU 單周期 CPU 的特點是每條指令的執(zhí)行 只 需要一個時鐘周期，一條指令執(zhí)行完再執(zhí)行下一條指令。且因為 每個時鐘周期的時間長短 必須統(tǒng)一 ，因此在確定時鐘周期的時間長度時，要 依照最長延遲的指令時間來定，這也限制了它 的執(zhí)行效率。 圖 21 單周期 CPU 時序示意圖 圖 22 是一個 單周期 CPU 的 頂層結構實現(xiàn) 。 （ 3） BRANCH：為 1 時，選擇轉移目標地址；為 0 時，選擇 PC +4（圖中的 NPC）。 （ 6） MEMTOREG：為 1 時，選擇存儲器數(shù)據(jù)；為 0 時，選擇 ALU 輸出的數(shù)據(jù)。為 1 時，符號擴展；為 0 時， 0 擴展。在結構上，采用了控制單元對所有控制信號作統(tǒng)一的集中控制。由于寫入數(shù)據(jù)往往是最后一步操作，因此，一個占空比不對等的輸入時鐘也許更加有效率。對于單周期而言， CPU 的時鐘頻率確定之后，每個時鐘周期的時間長度就固定了。 圖 23 多周期時序示意圖 而類似 add 這樣的指令根本不需要訪問數(shù)據(jù)存儲器，可以把 ALU 計算出的結果直接寫回寄存器堆。例如把單周期 CPU 中的時鐘周期分成 5 個小周期： lw 用 5 個， add 用 4 個， beq 用 3 個， j 用 2 個。圖 25示意了此種有限狀態(tài)機的狀態(tài)轉移圖。 在畢業(yè)設計過程之中，雖然也進行了多周期 CPU 的設計，但并不屬于本設計的主要環(huán)節(jié)，因此只在本節(jié)略述。 形象的說，流水線就是將原先較復雜的邏輯通過寄存器組分解為若干階段，每個階段是組合邏輯。 由于多個狀態(tài)之間不會互相干擾，因此在不同的級間可以并行存在多個指令，也可以說 這些指令分處于不同的運行周期，使用不同的物理器件。這種設計將簡化取指令邏輯和指令譯碼邏輯，使得取指令 IF 周期和指 令譯碼 ID 周期能夠以更快的速度執(zhí)行。這樣，就可以在指令譯碼的同時從寄存器堆中讀出指令的源操作數(shù)，從而簡化了指令周期。這樣，就可以僅僅使用一次存儲器操作來讀入一條指令字，從而減少了指令的讀取時間。當流水線處于飽和狀態(tài)時，在 CPU 中，將同時有流水線級數(shù)的指令在同時執(zhí)行 。該執(zhí)行結果將交給下一個執(zhí)行階段，進行下一個階段的處理任務，如圖28 所示。 [1]也可作為 本設計的 CPU 的一個頂層結構的簡化說明，實際情況比這要復雜一些。 圖 210 流水線 CPU 頂層結構簡圖 DFF IF 取指 邏輯 DFF DFF DFF DFF ID 譯碼 邏輯 EXE 執(zhí)行 邏輯 MEM 存儲器讀寫 邏輯 WB 寄存器寫 邏輯 CLK IF EXE ID MEM WB 北京理工大學本科生畢業(yè)設計（論文） 22 圖 211 流水線波形仿真圖 流水線并不是一直暢通的，經(jīng)常會因為指令之間的關系而互相牽扯，導致阻塞。甚至還沒有計算完畢。 [1] （ 2）具有存儲器處理單元，支持虛擬地址，具有 TLB（ Translation Lookaside Buffer）即快速地址轉換表，能夠處理虛擬地址到物理地址的轉換。 [9] 北京理工大學本科生畢業(yè)設計（論文） 23 （ 5）亂序執(zhí)行與寄存器重命名技術，在硬件上檢測在數(shù)據(jù)相關性約束允許的情況下，將與近期指令執(zhí)行順序無關的后邊的指令發(fā)射到流水線上提前執(zhí)行。 （ 7）具有浮點協(xié)處理器單元，用于硬件支持浮點運算。 為了充分發(fā)揮流水線的效率，龍芯 2E實現(xiàn)了先進的轉移猜測、寄存器重命名、動態(tài)調度等亂序執(zhí)行技術以及非阻塞的 Cache 訪問和 load Speculation 等動態(tài)存儲訪問機制 。另 外，它加入了寄存器重命名模塊、操作隊列模塊等亂序流水線所需的調度模塊。 小結 本章結合本設計 CPU 的具體實現(xiàn)，介紹了 MIPS 的寄存器堆，指令集及三種 CPU 的基礎結構，最后討論了更高性能的 CPU結構。為解決某級的小任務，就要先解決它低一級的更小的任務，這個過程稱之為自頂 而 下設計， 它 將任務分解為相關子任務的過程類似于算法細化的過程。 同時，實現(xiàn)過程中需要正確的人員的安排以及 專門的計劃和協(xié)調措施， 而對于很多開創(chuàng)性工作本身， 起 先 可能 并沒有把所要實現(xiàn)的整體了解透徹， 因此 ，很難制定出優(yōu)良 的頂層框架。 頂層任務 二 級任務 三級任務 移位乘法器 加法器 移位器 觸發(fā)器 全加器 北京理工大學本科生畢業(yè)設計（論文）