【正文】 空操作 全零，相當(dāng)于 SLL $0,$0,0 56 MOVI rt,imm 立即數(shù)賦值 相當(dāng)于 addi rt,$0,imm 57 MOVIU rt,imm 立即數(shù)賦值（無(wú)符號(hào)） 相當(dāng)于 addiu rt,$0,imm 58 MOV rd,rs 寄存器賦值 相當(dāng)于 add rd,rs,0 59 CALL rs 子程序調(diào)用 相當(dāng)于 jalr rs 60 RET 子程序返回 相當(dāng)于 jal $31 例如，將 $2的值復(fù)制給 $1: mov $2,$1 將無(wú)符號(hào)立即數(shù) FF 加載到 $2:moviu $2,amp。 本設(shè)計(jì)中實(shí)現(xiàn)的 MIPS 指令 詳細(xì)內(nèi)容如下： [1518] （ 1） 算術(shù)運(yùn)算 表 23 算術(shù)運(yùn)算指令 序號(hào) 助記符 功能 類型 FUNC 1 ADD rd,rs,rt 加法（有溢出中斷） R型 32 2 ADDU rd,rs,rt 無(wú)符號(hào)加法 33 3 AND rd,rs,rt 位與 36 4 NOR rd,rs,rt 位異或 39 5 OR rd,rs,rt 位或 37 6 SLT rd,rs,rt AB 判斷 42 7 SLTU rd,rs,rt 無(wú)符號(hào) AB判斷 43 8 SUB rd,rs,rt 減法（有溢出中斷） 34 9 SUBU rd,rs,rt 無(wú)符號(hào)減法 35 10 XOR rd,rs,rt 位同或 38 例如，把下面的表達(dá)式編譯為 MIPS 指令： a=b+c 變量 a， b， c 可以分配 給寄存器 $1,$2,$3 編譯結(jié)果為： add $1,$2,$3 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 9 表 24 算術(shù)運(yùn)算示例 OP RS RT RD SA FUNC 0000 00 00 010 0 0011 0000 1 000 00 10 0000 故其機(jī)器代碼為 0x00430820 （ 2） 邏輯運(yùn)算 表 25 邏輯 運(yùn)算指令 序號(hào) 助記符 功能 類型 FUNC 其它約束 11 ROTR rd,rt,sa 循環(huán)右移 R型 2 INST[21]=1 12 ROTRV rd,rt,rs 可變循環(huán)右移 6 INST[6]=1 13 SLL rd,rt,sa 邏輯左移 0 14 SLLV rd,rt,rs 可變邏輯左移 4 15 SRL rd,rt,sa 邏輯右移 2 INST[21]=0 16 SRLV rd,rt,rs 可變邏輯右移 6 INST[6]=0 17 SRA rd,rt,sa 算術(shù)右移 3 18 SRAV rd,rt,rs 可變算術(shù)右移 7 例如，把下面的表達(dá)式編譯為 MIPS 指令： a=b16 變量 a， b， c 可以分配給寄存器 $1,$2 編譯結(jié)果為： sll $1,$2,16 表 26 邏輯運(yùn) 算指令示例 OP RS RT RD SA FUNC 0000 00 00 000 0 0010 0000 1 100 00 00 0000 故其機(jī)器代碼為 0x00020c00 （ 3） 乘除法運(yùn)算指令 表 27 乘除法運(yùn)算指令 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 10 序號(hào) 助記符 功能 類型 FUNC 19 DIV rs,rt 除法 R型 26 20 DIVU rs,rt 無(wú)符號(hào)除法 27 21 MFHI rd 從 HI到寄存器 16 22 MFLO rd 從 LO到寄存器 18 23 MULT rs,rt 乘法 24 24 MULTU rs,rt 無(wú)符號(hào)乘法 25 例如，把下面的表達(dá)式編譯為 MIPS 指令： a*b 變量 a， b， c 可以分配給寄存器 $1,$2 編譯結(jié)果為： mult $1,$2 表 28 乘除法運(yùn)算指令示例 OP RS RT RD SA FUNC 0000 00 00 001 0 0010 0000 0 000 00 01 1000 故其機(jī)器代碼為 0x00220208 （ 4） 立即數(shù)運(yùn)算 表 29 立即數(shù)運(yùn)算指令 序號(hào) 助記符 功能 類型 OP 25 ADDI rt,rs,imm 立即數(shù)加法（有溢出中斷） I型 8 26 ADDIU rt,rs,imm 立即無(wú)符號(hào)數(shù)加法 9 27 ANDI rt,rs,imm 立即數(shù)位與 12 28 ORI rt,rs,imm 立即數(shù)位或 13 29 SLTI rt,rs,imm 立即數(shù) AB 10 30 SLTIU rt,rs,imm 立即無(wú)符號(hào)數(shù) AB 11 31 XORI rt,rs,imm 立即數(shù)異或 14 例如，把下面的表達(dá)式編譯為 MIPS 指令： a=b+0x100 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 11 變量 a， b 可以分配給寄存器 $1,$2 編譯結(jié)果為： addi $1,$2,0x100 表 210 立即數(shù)運(yùn)算指令示例 OP RS RT Immediate 0010 00 01 000 1 0000 0000 0001 0000 0000 故其機(jī)器代碼為 0x21100100。 （ 4） PC 相對(duì)尋址 ——— 轉(zhuǎn)移指令計(jì)算轉(zhuǎn)移地址時(shí)使用。 MIPS 邏輯運(yùn)算指令對(duì)立即數(shù)進(jìn)行 0 擴(kuò)展。符號(hào)擴(kuò)展是把高 16位置成與 16 位立即數(shù)最高位相同的值，即保持?jǐn)?shù)據(jù)的符號(hào)不變。 Immediate 是 16 位立即數(shù)，使用之前由指令進(jìn)行 0 擴(kuò)展或符號(hào)擴(kuò)展。 ? R（ register）類型的指令從寄存器堆中讀取兩個(gè)源操作數(shù)，計(jì)算結(jié)果寫回寄存器堆 ； ? I（ immediate）類型的指令使用一個(gè) 16位的立即數(shù)作為一個(gè)源操作數(shù) ； ? J（ jump）類型的指令使用一個(gè) 26 位立即數(shù)作為跳轉(zhuǎn)的目標(biāo)地址（ targetaddress）。在 MIPS 的規(guī)范使用方法中，各寄存器的含義 規(guī)定 見表 21。 設(shè)計(jì)采用的寄存器結(jié)構(gòu)采用標(biāo)準(zhǔn)的 32位寄存器堆，共 32 個(gè)寄存器，標(biāo)號(hào)為 031。一般地講，編譯器在編譯高級(jí)語(yǔ)言程序時(shí)，很難用到復(fù)雜的指令。只有 LOAD 和 STORE 指令訪問(wèn)存儲(chǔ)器。在以后的章節(jié)中，將進(jìn)一步闡述 MIPS處理器結(jié)構(gòu)與技術(shù)，以及其實(shí)現(xiàn)方法。 本文第二章結(jié)尾處將對(duì)龍芯 2E 的基本結(jié)構(gòu)作簡(jiǎn)要的探討。 2020 年， MIPS 公司發(fā)布了針對(duì) MIPS 32 4Kc 的新版本以及未來(lái) 64位 MIPS 64 20Kc 處理器內(nèi)核。 MIPS 總能在每代處理器設(shè)計(jì)時(shí)保持最簡(jiǎn)潔的設(shè)計(jì)，同時(shí)獲得最快的速度。 MIPS 處理器 MIPS(Microprocessor without interlocked piped stages)是 高效 的RISC 體系結(jié)構(gòu)中最優(yōu)雅的一種體系結(jié)構(gòu)，其中文意思為 “ 無(wú)內(nèi)部互鎖流水級(jí)的微處理器 ” ， 其機(jī)制是盡量利用軟件辦法避免流水線中的數(shù)據(jù)相關(guān)問(wèn)題。 用編譯時(shí)間換取運(yùn)行時(shí)間的高效率。而傳統(tǒng)的流水線技術(shù)面臨著指令長(zhǎng)度不同，執(zhí)行周期不一，資源爭(zhēng)用問(wèn)題以及轉(zhuǎn)移跳轉(zhuǎn)難以控制等困難，RISC流水線則有所不同。 2．面向寄存器堆的結(jié)構(gòu) 過(guò)去傳統(tǒng)的設(shè)計(jì)思想中，從提高“存儲(chǔ)效率”出發(fā)，設(shè)置很多存儲(chǔ)器 存儲(chǔ)器操作指令，然而，存儲(chǔ)器與 CPU之間需要進(jìn)行板級(jí)通信，較之 CPU內(nèi)部寄存器間的芯片級(jí)通信，其速度要低得多，因此，面向存儲(chǔ)器意味著絕大多數(shù)運(yùn)算北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 4 只在寄存器之間完成，與外界存儲(chǔ)器的通信只保留 Load/Store兩組指令，達(dá)到了凡是 ALU執(zhí)行部件中所用的操作數(shù)都是已經(jīng)放在寄存器中的寄存器操作數(shù)的目的，從而有效地減少存儲(chǔ)器的訪問(wèn)時(shí)間。 (2)采用硬布線控制邏輯，可以使大多數(shù)指令在單周期執(zhí)行完畢，并減少微碼技術(shù)中的指令解釋開銷。 5． VLSI 進(jìn)展帶來(lái)的影響使得需要重新考慮系統(tǒng)設(shè)計(jì)硬件與軟件的折中，試驗(yàn)表明，采用精簡(jiǎn)的指令集在不顯著降低執(zhí)行效率的情況下（不多于 20%），可以簡(jiǎn)化設(shè)計(jì)規(guī)模 510倍。 CISC 處理器的瓶頸 隨著時(shí)代的發(fā)展，尤其是 VLSI 工藝技術(shù)取得的驚人的進(jìn)步，上節(jié)所述的傳統(tǒng)計(jì)算機(jī)結(jié)構(gòu)設(shè)計(jì)思想已經(jīng)不能符合新的工藝技術(shù)要求，傳統(tǒng)處理器遇到了下述若干問(wèn)題： 1．存儲(chǔ)效率顯著提高，使得主 存速度已經(jīng)可以 和微程序存儲(chǔ)相比，不再比后者慢 510 倍了，同時(shí)，存儲(chǔ)容量也有了很大的提高，因此，所謂存儲(chǔ)效率已不再是體系結(jié)構(gòu)設(shè)計(jì)時(shí)要考慮的重要標(biāo)準(zhǔn)了。即采用一個(gè)只能執(zhí)行少量操作的核通過(guò)多個(gè)周期的微操作來(lái)完成一條復(fù)雜指令。 2. 指令系統(tǒng)豐富，功能強(qiáng)大 當(dāng)時(shí)認(rèn)為愈加豐富的指令功能，可以大大減輕編譯系統(tǒng)的工作，亦可以減輕軟件危機(jī)。為了充分利用內(nèi)存，還采用了變長(zhǎng)指令，北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 2 即復(fù)雜指令可以有多個(gè)字節(jié)，雖節(jié)省了存儲(chǔ)空間，但大大增加了解碼難度。當(dāng)然， 使 CPU工作得更快的方法有很多，無(wú)論是工藝的改善還是結(jié)構(gòu)的改進(jìn)都能夠有所效用，然而，最大的修改莫過(guò)于指令集的改進(jìn)， CPU 根據(jù)指令集的不同，主要分為 CISC 和 RISC 兩大類。數(shù)字集成電路技術(shù)的飛躍發(fā)展以及芯片工藝能力的提高使得我們能夠容易地將數(shù)十億個(gè)晶體管組成我們的 CPU 系統(tǒng)，使得它愈加神秘。 CPU 是一個(gè)被動(dòng)工 作的數(shù)字電路。 關(guān)鍵詞 : RISC MIPS 32位處理器 流水線 北京理工大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） II Abstract RISC architecture based MIPS instruction patible processor is one kind of general high performance processors. Considering its simplicity of architecture and high efficiency of puting, it is widely used in many fields such as high capability ofputing, embedded solutions, and multimedia applications. The CPU IP core design based on FPGA has many advantages such as easy to debug and convenient to integrate. It is necessary to maintain a plex CPU designing technique with the fashionable trend of SOC design methods. This paper discusses a MIPS instruction patible processor under the 32bit 5levelpipeline architecture. It implemented more than fifty frequently used instructions, solved most of data relationships, architecture relationships and the problems of pipeline adopt of multiply/division, and implemented an interrupt system that can be shielded. In addition, an assembly language development environment is implemented which is appropriate to this design, so it can achieve an assemblelevel development. Because the design can be deployed to an FPGA chip, it has a considerable practicability. The architecture of this design is concise and easy to extend, so it is very suitable to use as an SCM or MCU in embedded devices in the form of IP core. Moreover, the course of the design is a typical example of minimumsystem dilatation. This paper expatiate how to build a practically matureproduct from a design rudiment. Of the article arrangement, this paper introduced the origin of RISC thought, the characteristic of MIPS processor and its instruction sets, the three kinds of basic architecture of MIPS, followed by a reason of some theor