第四章、存儲(chǔ)系統(tǒng)-資料下載頁(yè)
2025-08-01 13:40本頁(yè)面
【正文】 1片 RAM D WE A CS 4Kx8 1片 RAM D WE A CS 4Kx8 1片 RAM D A150 A12 MREQ CPU D7~D0 R/W RAM采用 4K 8位的芯片 amp。 amp。 111 譯碼器 011 001 000 OE amp。 amp。 A110 A110 A1513 A120 D7~D0 D7~D0 D7~D0 WE A CS 4Kx8 1片 RAM D WE A CS 4Kx8 1片 RAM D WE A CS 4Kx8 1片 RAM D WE A CS 4Kx8 1片 RAM D A150 A12 MREQ CPU D7~D0 R/W ROM采用 16K 8位的芯片 amp。 amp。 amp。 amp。 WE A CS 16Kx8 1片 ROM D A130 111 譯碼器 011 001 000 OE ≥1 計(jì)算機(jī)組成原理 Slide 86 主存儲(chǔ)器 ?基本概念 ?隨機(jī)存儲(chǔ)器 ?只讀存儲(chǔ)器 ?主存儲(chǔ)器與 CPU的連接 ?幾種新型存儲(chǔ)器 ?高速主存儲(chǔ)器 計(jì)算機(jī)組成原理 Slide 87 高速存儲(chǔ)器 ?CPU與存儲(chǔ)器之間的速度無(wú)法匹配 ?解決之道 ? 采用高速器件提高速度 ? 增加字長(zhǎng)，在每個(gè)存儲(chǔ)周期中存取多個(gè)字 ? 采用雙端口存儲(chǔ)器 ? 將主存劃分為多個(gè)模塊，多模塊并行 ? 增加 Cache 計(jì)算機(jī)組成原理 Slide 88 增強(qiáng)型 DRAM （ EDRAM） 它是在普通 DRAM芯片中增加了一小容量的 SRAM Cache 2． 同步 DRAM（ SDRAM） 。 普通 DRAM CPU訪問(wèn)的過(guò)程是先給出要訪問(wèn)單元的地址和控制信號(hào) （ R/W） ， 經(jīng)過(guò)一段延遲時(shí)間 （ 存取時(shí)間 ） 向 DRAM寫入數(shù)據(jù)或從 DRAM中讀出數(shù)據(jù) 。 在這一段延遲時(shí)間內(nèi) ， CPU只能等待 。 SDRAM與 CPU的數(shù)據(jù)交換時(shí)鐘信號(hào)同步 ， 且以處理器 /主存總線的最高速度運(yùn)行 ， 不需要等待時(shí)間 。 3． DDR SDRAM DDR (Double Data Rate) SDRAM。 利用時(shí)鐘周期的上沿和下沿分別進(jìn)行兩次數(shù)據(jù)傳輸 ， 從而實(shí)現(xiàn)雙倍數(shù)據(jù)傳輸速率 高速器件 計(jì)算機(jī)組成原理 Slide 89 4． Rambus DRAM (RDRAM) ? Intel在 1996年提出 。 是一種全新的內(nèi)存規(guī)范 。主要是為服務(wù)器和工作站領(lǐng)域的應(yīng)用而研制的 。它利用時(shí)鐘信號(hào)的上沿和下沿傳輸數(shù)據(jù) ， 每時(shí)鐘周期傳輸 2 bit數(shù)據(jù) 。 因此在時(shí)鐘頻率為400MHZ時(shí) ， 其數(shù)據(jù)傳輸率達(dá)到 800Mbit/s。 ? 與傳統(tǒng)的 DRAM采用 RAS,CAS,WE和 CE控制絕然不同 。 計(jì)算機(jī)組成原理 Slide 90 ?采用高速器件提高速度； ?增加字長(zhǎng)，在每個(gè)存儲(chǔ)周期中存取多個(gè)字。 ?采用雙端口存儲(chǔ)器； ?將主存劃分為多個(gè)模塊，多模塊并行 ?增加 Cache； 計(jì)算機(jī)組成原理 Slide 91 雙端口存儲(chǔ)器 ? 具有兩組相互獨(dú)立的讀寫控制線路的存儲(chǔ)器 ? 兩組讀寫控制線路可以并行操作 ? 當(dāng)兩個(gè)端口地址不相同，無(wú)沖突，可以并行存取 ? 端口地址相同，發(fā)生讀寫沖突，無(wú)法并行存取 存儲(chǔ)體 (A010)L (D015)L BUSYL R/WL (A010)R (D015)R BUSYR R/WR 計(jì)算機(jī)組成原理 Slide 92 ?增加 Cache； ?采用高速器件提高速度； ?增加字長(zhǎng)，在每個(gè)存儲(chǔ)周期中存取多個(gè)字。 ?采用雙端口存儲(chǔ)器； ?將主存劃分為多個(gè)模塊，多模塊并行 計(jì)算機(jī)組成原理 Slide 93 各芯片地址范圍 8位 8K 8K 8K 8K 1 2 3 4 D7D6… D1D0 A14A13A12 A0 0 0 0 0 . . . 0 0 0 1 1 . . . 1 0 1 0 0 . . . 0 0 1 1 1 . . . 1 1 0 0 0 . . . 0 1 0 1 1 . . . 1 1 1 0 0 . . . 0 1 1 1 1 . . . 1 計(jì)算機(jī)組成原理 Slide 94 多模塊順序存儲(chǔ)器 內(nèi)存地址 模塊 2bit 0 6 7 1 2 3 4 5 8 14 15 9 10 11 12 13 16 22 23 17 18 19 20 21 24 30 31 25 26 27 28 29 字 3bit M0 M1 M2 M3 數(shù)據(jù)總線 順序方式 ? 擴(kuò)充容量方便 ? 故障隔離 ? 模塊串行工作 ? 帶寬受限 計(jì)算機(jī)組成原理 Slide 95 多模塊交叉存儲(chǔ)器 0 24 28 4 8 12 16 20 1 25 29 5 9 13 17 21 2 26 30 6 10 14 18 22 3 27 31 7 11 15 19 23 內(nèi)存地址 模塊 2bit 字 3bit M0 M1 M2 M3 數(shù)據(jù)總線 交叉方式 模塊并行工作， CPU比存儲(chǔ)器要快，能同時(shí)取出多條指令或者數(shù)據(jù)，可以大大提高機(jī)器的運(yùn)行速度以及存儲(chǔ)帶寬 計(jì)算機(jī)組成原理 Slide 96 順序編址與交叉編址 內(nèi)存地址 模塊 2bit 0 6 7 1 2 3 4 5 8 14 15 9 10 11 12 13 16 22 23 17 18 19 20 21 24 30 31 25 26 27 28 29 0 24 28 4 8 12 16 20 1 25 29 5 9 13 17 21 2 26 30 6 10 14 18 22 3 27 31 7 11 15 19 23 字 3bit M0 M1 M2 M3 內(nèi)存地址 模塊 2bit 字 3bit M0 M1 M2 M3 數(shù)據(jù)總線 數(shù)據(jù)總線 順序方式 交叉方式 計(jì)算機(jī)組成原理 Slide 97 交叉存儲(chǔ)器結(jié)構(gòu) AR 3 M 3 DR 3 AR 2 M 2 DR 2 AR 1 M 1 DR 1 AR 0 M 0 DR 0 三 態(tài) 緩 沖 模塊內(nèi)地址 模塊地址 譯碼器 鎖 存 CP U R/ W DB AB R/ W CS CS 清 0 Y 3 Y 2 Y 1 Y 0 計(jì)算機(jī)組成原理 Slide 98 流水方式存取示意圖 M0 T M1 M2 M3 M0 ? ? T = m? ? m = T/? 交叉存取度 連續(xù)讀取 n個(gè)字的時(shí)間 ? t1=T+(n1) ? ? t2=nT T: 模塊存取周期 ?： 總線傳輸周期 m: 存儲(chǔ)器交叉模塊數(shù) 時(shí)間 字 t1t
畢業(yè)設(shè)計(jì)相關(guān)推薦
鄂ICP備17016276號(hào)-1