第四章、存儲(chǔ)系統(tǒng)(參考版)
2025-08-04 13:40本頁(yè)面
【正文】 ?采用雙端口存儲(chǔ)器； ?將主存劃分為多個(gè)模塊，多模塊并行 ?增加 Cache； 計(jì)算機(jī)組成原理 Slide 91 雙端口存儲(chǔ)器 ? 具有兩組相互獨(dú)立的讀寫(xiě)控制線路的存儲(chǔ)器 ? 兩組讀寫(xiě)控制線路可以并行操作 ? 當(dāng)兩個(gè)端口地址不相同，無(wú)沖突，可以并行存取 ? 端口地址相同，發(fā)生讀寫(xiě)沖突，無(wú)法并行存取 存儲(chǔ)體 (A010)L (D015)L BUSYL R/WL (A010)R (D015)R BUSYR R/WR 計(jì)算機(jī)組成原理 Slide 92 ?增加 Cache； ?采用高速器件提高速度； ?增加字長(zhǎng)，在每個(gè)存儲(chǔ)周期中存取多個(gè)字。 ? 與傳統(tǒng)的 DRAM采用 RAS,CAS,WE和 CE控制絕然不同 。它利用時(shí)鐘信號(hào)的上沿和下沿傳輸數(shù)據(jù) ， 每時(shí)鐘周期傳輸 2 bit數(shù)據(jù) 。 是一種全新的內(nèi)存規(guī)范 。 3． DDR SDRAM DDR (Double Data Rate) SDRAM。 在這一段延遲時(shí)間內(nèi) ， CPU只能等待 。 WE A CS 16Kx8 1片 ROM D A130 111 譯碼器 011 001 000 OE ≥1 計(jì)算機(jī)組成原理 Slide 86 主存儲(chǔ)器 ?基本概念 ?隨機(jī)存儲(chǔ)器 ?只讀存儲(chǔ)器 ?主存儲(chǔ)器與 CPU的連接 ?幾種新型存儲(chǔ)器 ?高速主存儲(chǔ)器 計(jì)算機(jī)組成原理 Slide 87 高速存儲(chǔ)器 ?CPU與存儲(chǔ)器之間的速度無(wú)法匹配 ?解決之道 ? 采用高速器件提高速度 ? 增加字長(zhǎng)，在每個(gè)存儲(chǔ)周期中存取多個(gè)字 ? 采用雙端口存儲(chǔ)器 ? 將主存劃分為多個(gè)模塊，多模塊并行 ? 增加 Cache 計(jì)算機(jī)組成原理 Slide 88 增強(qiáng)型 DRAM （ EDRAM） 它是在普通 DRAM芯片中增加了一小容量的 SRAM Cache 2． 同步 DRAM（ SDRAM） 。 amp。 A110 A110 A1513 A120 D7~D0 D7~D0 D7~D0 WE A CS 4Kx8 1片 RAM D WE A CS 4Kx8 1片 RAM D WE A CS 4Kx8 1片 RAM D WE A CS 4Kx8 1片 RAM D A150 A12 MREQ CPU D7~D0 R/W ROM采用 16K 8位的芯片 amp。 111 譯碼器 011 001 000 OE amp。 ? CPU 訪問(wèn) 0~0xFFFF的地址空間需要地址線 16根，為A15~A0，數(shù)據(jù)線為 8位的線路 D7~D0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0x0000 ~0x3FFF 16K*8 ROM 0x4000~0x5FFF 8K*8 RESERVED 0x6000 ~0xFFFF 40K*8 RAM 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 計(jì)算機(jī)組成原理 Slide 83 A1513 A120 111 譯碼器 011 001 000 OE D7~D0 D7~D0 D7~D0 D7~D0 WE A CS 8Kx1 8片 ROM D WE A CS 8Kx1 8片 RAM D WE A CS 8Kx1 8片 RAM D WE A CS 8Kx1 8片 ROM D A150 MREQ R/W CPU D7~D0 ROM和 RAM采用 8K 1的芯片 A110 A110 A1513 A120 D7~D0 D7~D0 D7~D0 D7~D0 WE A CS 8Kx8 1片 ROM D WE A CS 8Kx8 1片 ROM D WE A CS 4Kx8 1片 RAM D WE A CS 4Kx8 1片 RAM D WE A CS 4Kx8 1片 RAM D WE A CS 4Kx8 1片 RAM D A150 A12 MREQ CPU D7~D0 R/W RAM采用 4K 8位的芯片 amp。8K 1的存儲(chǔ)器芯片的地址線需要 13條，即 A12~0。 (2) 如果 ROM存儲(chǔ)器芯片采用 8K 8的芯片， RAM存儲(chǔ)器芯片采用 4K 8的芯片，試畫(huà)出存儲(chǔ)器與 CPU的連接圖。 計(jì)算機(jī)組成原理 Slide 79 A2018 A170 ramsel7 譯碼器 ramsel2 ramsel1 ramsel0 OE D31~D0 D31~D0 D31~D0 D31~D0 WE A CS 256Kx8 4片 D WE A CS 256Kx8 4片 D WE A CS 256Kx8 4片 D WE A CS 256Kx8 4片 D A200 MREQ R/W CPU D31~D0 ? 例 4 某計(jì)算機(jī)的主存地址空間中，從地址 0x0000到 3FFF為 ROM存儲(chǔ)區(qū)域，從 0x4000到 0x5FFF為保留地址區(qū)域，暫時(shí)不用，從 0x6000到 0xFFFF為 RAM地址區(qū)域。 (3)2048 K x 32bit=221 x 4 byte=223 byte 故需要 23根地址線 計(jì)算機(jī)組成原理 Slide 78 ? 首先進(jìn)行位擴(kuò)展，構(gòu)成 32bit需要 4片 256K*8bit芯片， 4片構(gòu)成一組。 解： 256K*8位 SRAM芯片包含 18根地址線 (1)采用字位擴(kuò)展的方法。 (3) 該存儲(chǔ)器與 CPU連接的結(jié)構(gòu)圖如下。 計(jì)算機(jī)組成原理 Slide 74 A170 D31 D2 D1 D0 WE A CS 256K 1 D WE A CS 256K 1 D WE A CS 256K 1 D WE A CS 256K 1 D A170 MREQ R/W CPU D31~D0 例 2 設(shè)有若干片 256K 8位的 SRAM芯片，問(wèn)： (1) 采用字?jǐn)U展方法構(gòu)成 2048KB存儲(chǔ)器需多少片 SRAM芯片？ (2) 該存儲(chǔ)器需要多少字節(jié)地址位？ (3) 畫(huà)出該存儲(chǔ)器與 CPU連接的結(jié)構(gòu)圖，設(shè) CPU的接口信號(hào) 有地址信號(hào)、數(shù)據(jù)信號(hào)、控制信號(hào) MREQ和 R/W。 (2)如采用 32位字編址方式，則需要 18條地址線，因?yàn)?218=256K Word。 ? 存放 BIOS，升級(jí)方便 計(jì)算機(jī)組成原理 Slide 64 主存儲(chǔ)器 ?基本概念 ?隨機(jī)存儲(chǔ)器 ?只讀存儲(chǔ)器 ?主存儲(chǔ)器與 CPU的連接 ?幾種新型存儲(chǔ)器 ?高速主存儲(chǔ)器 計(jì)算機(jī)組成原理 Slide 65 主存儲(chǔ)器與 CPU的連接 ?地址線的連接 ?數(shù)據(jù)線的連接 ?控制信號(hào)線的連接 ?存儲(chǔ)擴(kuò)展 計(jì)算機(jī)組成原理 Slide 66 主存儲(chǔ)器與
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