第四章、存儲(chǔ)系統(tǒng)-展示頁
2025-08-10 13:40本頁面
【正文】 CPU的連接 ?幾種新型存儲(chǔ)器 ?高速主存儲(chǔ)器 計(jì)算機(jī)組成原理 Slide 13 主存儲(chǔ)器特征 ? 由半導(dǎo)體 MOS存儲(chǔ)器組成 ? 存儲(chǔ)單元：字存儲(chǔ)單元，字節(jié)存儲(chǔ)單元 ? 按地址進(jìn)行訪問 字地址，字節(jié)地址 ? 屬于隨機(jī)訪問存儲(chǔ)器 ? 主存空間包含讀 /寫存儲(chǔ)空間和只讀存儲(chǔ)空間 計(jì)算機(jī)組成原理 Slide 14 2 主存儲(chǔ)器 ?基本概念 ?隨機(jī)存儲(chǔ)器 ?只讀存儲(chǔ)器 ?主存儲(chǔ)器與 CPU的連接 ?幾種新型存儲(chǔ)器 ?高速主存儲(chǔ)器 計(jì)算機(jī)組成原理 Slide 15 隨機(jī)存取存儲(chǔ)器 （ Random Access Memory） ?靜態(tài) MOS存儲(chǔ)器 ? SRAM ?動(dòng)態(tài) MOS存儲(chǔ)器 ? DRAM MOS: Metal Oxide Semiconductor 計(jì)算機(jī)組成原理 Slide 16 三極管的特性 ic i b Rb i c B E C Ucc ib 0 icmax 計(jì)算機(jī)組成原理 Slide 17 三極管的特性 ?截止?fàn)顟B(tài)： UB 、 ib、 ic為 0，Uc 高 ?放大狀態(tài)： ib、 ic為線性放大關(guān)系 ?飽和狀態(tài)： UB 、 ib、 ic為高，Uc 接近 0 i b Rb i c B E C Ucc 計(jì)算機(jī)組成原理 Slide 18 六管 SRAM存儲(chǔ)器 (SRAM Cell) Vss(0V) T4 T3 T1 T2 T7 T8 T5 T6 VDD(5V) I/O O/I Y地址譯碼線 X地址譯碼線 ? T1 T2 工作管 ? T3 T4負(fù)載管 ? T5 T6 X向門控管 ? T7 T8 Y向門控管 計(jì)算機(jī)組成原理 Slide 19 六管 SRAM存儲(chǔ)器兩種狀態(tài) T4 T3 Vss(0V) T1 T2 T5 T7 T8 T6 VDD(5V) Y地址譯碼線 I/O 截止?fàn)顟B(tài) 導(dǎo)通裝態(tài) 低電位 高電位 A B X地址譯碼線 I/O T4 T3 Vss(0V) T1 T2 T5 T7 T8 T6 VDD(5V) Y地址譯碼線 I/O A B X地址譯碼線 I/O 計(jì)算機(jī)組成原理 Slide 20 六管 SRAM存儲(chǔ)器讀操作 T4 T3 Vss(0V) T1 T2 T5 T7 T8 T6 VDD(5V) Y X地址譯碼線 I/O 截止?fàn)顟B(tài) 導(dǎo)通裝態(tài) 低電位 高電位 A B D D I/O 計(jì)算機(jī)組成原理 Slide 21 六管 SRAM存儲(chǔ)器寫操作 T4 T3 Vss(0V) T1 T2 T5 T7 T8 T6 VDD(5V) I/O 截止?fàn)顟B(tài) 導(dǎo)通裝態(tài) 低電位 高電位 A B D X地址譯碼線 Y地址譯碼線 D I/O 計(jì)算機(jī)組成原理 Slide 22 位存儲(chǔ)體封裝 位存儲(chǔ)體 X地址譯碼線 D D Y地址譯碼線 X ? X為行選擇線 ? D為數(shù)據(jù)輸出口 ? 位存儲(chǔ)體的行選擇線選中方能讀出或者寫入數(shù)據(jù) X0 Y0 D 位存儲(chǔ)體 D X X1 X2 X3 Y1 存儲(chǔ)矩陣 D 位存儲(chǔ)體 D X D 位存儲(chǔ)體 D X D 位存儲(chǔ)體 D X D 位存儲(chǔ)體 D X D 位存儲(chǔ)體 D X D 位存儲(chǔ)體 D X D 位存儲(chǔ)體 D X 計(jì)算機(jī)組成原理 Slide 24 64x64 存儲(chǔ)矩陣 I/O電路 存儲(chǔ)矩陣 64 64＝ 4096 … … … … X0 X1 X63 0,0 1,0 63,0 … Y0 0,1 1,1 63,1 … Y1 0,63 1,63 63,63 … Y63 計(jì)算機(jī)組成原理 Slide 25 4k*4位存儲(chǔ)體 X0 X63 X1 64*64 Y0 Y63 … 64*64 Y0 Y63 … 64*64 Y0 Y63 … D0 D1 D2 D3 64*64 Y0 Y63 … 計(jì)算機(jī)組成原理 Slide 26 4k*4位存儲(chǔ)體 64*64 64*64 64*64 64*64 Y0 Y63 … X0 X63 X1 計(jì)算機(jī)組成原理 Slide 27 地址譯碼器 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 3:8譯碼器 OE A2 A1 A0 000 0 0 0 0 0 0 0 1 001 0 0 0 0 0 0 1 0 010 0 0 0 0 0 1 0 0 011 0 0 0 0 1 0 0 0 A2A1A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 100 0 0 0 1 0 0 0 0 101 0 0 1 0 0 0 01 0 110 0 1 0 0 0 0 0 0 111 1 0 0 0 0 0 0 0 A2A1A0 Y7 Y6 Y6 Y4 Y3 Y2 Y1 Y0 計(jì)算機(jī)組成原理 Slide 28 各種譯碼器 ? 12譯碼器 ? 24譯碼器 ? 38譯碼器 ? 416譯碼器 38譯碼 Y7 Y2 Y1 Y0 … OE 計(jì)算機(jī)組成原理 Slide 29 單譯碼方式 Byte 2 … … … Byte 2n1 Byte 1 Byte 0 N 路 譯 碼 電 路 N 位 地 址 輸 入 N位地址，尋址 2n個(gè)存儲(chǔ)單元， 2n根譯碼線 計(jì)算機(jī)組成原理 Slide 30 雙譯碼方式 N位地址， 尋址 2n個(gè)存儲(chǔ)單元 2*2n/2根譯碼線 0n 01 02 03 10 12 13 1n n0 n1 n2 nn Y 地 址 譯 碼 X 地 址 譯 碼 計(jì)算機(jī)組成原理 Slide 31 … X0 X1 存儲(chǔ)單元陣列 存儲(chǔ)單元陣列 存儲(chǔ)單元陣列 X向驅(qū)動(dòng)器 I/O 電 路 n位 X向地址 DBUS … 靜態(tài)存儲(chǔ)器芯片結(jié)構(gòu) 控制電路 RD WR CS X向地址譯碼器 … Y0 Y1 m位 Y向地址 Y向地址譯碼器 Y向驅(qū)動(dòng)器 計(jì)算機(jī)組成原理 Slide 32 驅(qū)動(dòng)器與 I/O電路 ?驅(qū)動(dòng)器 ? 一條選擇線帶很多存儲(chǔ)位時(shí)負(fù)載過大 ? 在地址譯碼器輸出端增加驅(qū)動(dòng)電路 ? 保證每一個(gè)存儲(chǔ)位都能正常工作。 ? I/O電路 ? 存儲(chǔ)體與數(shù)據(jù)總線之間的電路 ? 讀出時(shí)具有放大信號(hào)的作用 計(jì)算機(jī)組成原理 Slide 33 2114引腳圖 (1Kx4) A6 A5 A4 A3 A0 A1 A2 CS GND 1 2 3 4 5 6 7 8 9 18 17 16 15 14 13 12 11 10 VCC A7 A8 A9 I/O1 I/O2 I/O3 I/O4 WE 2114 ?地址線 ?數(shù)據(jù)線 ?讀寫控制線 ?片選線 ?電源線 ?地線
畢業(yè)設(shè)計(jì)相關(guān)推薦
鄂ICP備17016276號(hào)-1