基于fpga的數(shù)字時(shí)鐘課程設(shè)計(jì)-資料下載頁
2024-11-08 06:25本頁面
【導(dǎo)讀】：1Hz的秒計(jì)時(shí)頻率，用來進(jìn)行秒計(jì)時(shí)；：4Hz的按鍵防抖頻率；：1000Hz的循環(huán)掃描頻率；選擇小時(shí)時(shí)間調(diào)整的模式；CLK：輸入，1赫茲，控制秒鐘的頻率。[7:0]LED：輸出，七段顯示譯碼管的輸入。[5:0]SEG：輸出，控制六個(gè)數(shù)碼管的是否接通?？刂菩盘?hào)控制時(shí)分秒是否正常
【正文】 endcase end else begin case(DATA_IN) S0:begin LED=839。b11111100。 end S1:begin LED=839。b01100000。 end S2:begin LED=839。b11011010。 end S3:begin LED=839。b11110010。 end S4:begin LED=839。b01100110。 end S5:begin LED=839。b10110110。 end S6:begin LED=839。b10111110。 end S7:begin LED=839。b11100000。 end S8:begin LED=839。b11111110。 end S9:begin LED=839。b11110110。 end default:LED=839。b00000000。 endcase end end endmodule D Z Z _Y Min s tD A T A _I N [3. .0]DLE D [7. .0] 綜合布局布線報(bào)告 總體設(shè)計(jì)模塊：分頻、計(jì)時(shí)、譯碼； C L KR E S E TC L K 1 HC L K 1 KC L K 4 HC L K 1 HC L K 1 KC L K 4 HR E S E TK E Y [1 ..0 ]BO U T [3 ..0 ]S E G [5 ..0 ]DD A T A _ IN [3 ..0 ]L E D [7 ..0 ]D Z Z _ F P :A 1R E S E TCLKK E Y [1 ..0 ]L E D [7 ..0 ]S E G [5 ..0 ]D Z Z _ Z H 1 :A 2D Z Z _ Y M :A 7 計(jì)時(shí)：控制、秒計(jì)時(shí)、分計(jì)時(shí)、時(shí)計(jì)時(shí)、循環(huán)選擇； C L K 4 HR E S E TK E Y [1 ..0 ]DENH O U R [4 ..0 ]M IN [5 ..0 ]S E C [5 ..0 ]T S [1 ..0 ]C L KDKEND A T A _ H [4 ..0 ]T S [1 ..0 ]H O U R [4 ..0 ]C L KDKEND A T A _ S [5 ..0 ]T S [1 ..0 ]COS E C [5 ..0 ]C L KDKEND A T A _ M [5 ..0 ]T S [1 ..0 ]COM IN [5 ..0 ]C L K 1 KD A T A _ S [5 ..0 ]D A T A _ M [5 ..0 ]D A T A _ H [4 ..0 ]BO U T [3 ..0 ]S E G [5 ..0 ]D Z Z _ H :A 2R ES ETC L K1 HC L K4 HC L K1 KKE Y [1 ..0 ]D Z Z _ S: A 3 D Z Z _ M :A 4T :A 1D Z Z _ SL :A 5BO U T [3 ..0 ]SE G [5 ..0 ] 作業(yè) 心得體會(huì) 在本次的 作業(yè) 報(bào)告中我學(xué)會(huì)了如何使用 modesim和 quartus 軟件進(jìn)行電路的驗(yàn)證和仿真 。在電路的設(shè)計(jì)初始時(shí)刻，我沒有按照設(shè)計(jì)電路時(shí)從上到下的設(shè)計(jì)方法，而是盲目的進(jìn)行對(duì)電路的模塊進(jìn)行設(shè)計(jì)。結(jié)果在最后的設(shè)計(jì)綜合的時(shí)候，設(shè)計(jì)的各個(gè)模塊不能進(jìn)行順利的綜合和仿真。在電子鐘的設(shè)計(jì)中我對(duì)時(shí)鐘的理解不是很透徹，因此在 進(jìn)行計(jì)時(shí)的時(shí)候出現(xiàn)了很多的問題。在進(jìn)行時(shí)分秒的計(jì)時(shí)時(shí)，我對(duì)時(shí)間的如何進(jìn)位沒有很好的理解，在計(jì)時(shí)時(shí)出現(xiàn)了很多問題，最后在同學(xué)的幫助下得到了很好的解決。在對(duì)按鍵的使用中我也出現(xiàn)了很困惑的問題。調(diào)整時(shí)間的時(shí)候，我使用了按鍵的觸發(fā)，結(jié)果在時(shí)間調(diào)整計(jì)時(shí)的時(shí)候老是出現(xiàn)時(shí)間的快速跳動(dòng)和不確定性。最后我引入了按鍵的掃描時(shí)鐘，使用 4Hz 的頻率來掃描按鍵的高低電平，然后利用按鍵的高低電平來觸發(fā)調(diào)整計(jì)時(shí)的觸發(fā)頻率，這樣很好的解決了按鍵的抖動(dòng)問題。 在使用 verilog HDL 進(jìn)行電路代碼的書寫時(shí)，應(yīng)該首先總體的設(shè)計(jì)電路的總體輸入 和輸出引腳。并且定義它們的作用。這樣我們就可以在宏觀上對(duì)自己設(shè)計(jì)的電路有了一個(gè)整體的理解，不至于在自己設(shè)計(jì)的時(shí)候出現(xiàn)對(duì)電路的盲目理解。 在定義了引腳后，我們應(yīng)該對(duì)電路進(jìn)行模塊化。對(duì)電路所要實(shí)現(xiàn)的功能進(jìn)行模塊化，然后在進(jìn)行各個(gè)模塊的定義和實(shí)現(xiàn)。對(duì)各個(gè)模塊的引腳定義，實(shí)現(xiàn)功能和各模塊之間的聯(lián)系，我們應(yīng)該有一個(gè)很好的宏觀調(diào)控和理解。 在進(jìn)行電路的仿真時(shí)，得到的結(jié)果有時(shí)與我們所要的結(jié)果不符合，這可能是自己對(duì)這種電路語言的不理解導(dǎo)致錯(cuò)誤，也有可能是自己的邏輯和設(shè)計(jì)算法有不對(duì)的地方。這就要求我們能夠認(rèn)真的理解電路的 邏輯關(guān)系，認(rèn)真的從錯(cuò)誤的結(jié)果中得到自己的錯(cuò)誤原因，認(rèn)真的分析其原因，改正，最后到到自己所要的結(jié)果。實(shí)現(xiàn)電路功能的正確性。 在這次 作業(yè) 的過程中，我最主要的是明白了：不管做什么事，我們應(yīng)該認(rèn)真地去對(duì)待。首先我們應(yīng)該仔細(xì)的去分析和理解它。當(dāng)我們對(duì)他有了一定的理解后然后再去認(rèn)真的實(shí)現(xiàn)它，而不要盲目下手，這樣自己的事情將很有可能會(huì)陷入麻煩中去。最后得不到一個(gè)正確的結(jié)果，還浪費(fèi)了很多的時(shí)間和精力。我們應(yīng)該先弄好自己的利器，然后再去實(shí)踐，去拼搏，而不要什么都不顧，拿起自己很鈍的武器，就出發(fā)。
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1