【正文】 FPGA主芯片的選擇課題要求用FPGA來(lái)實(shí)現(xiàn)DDS信號(hào)發(fā)生器，所以首先選定FPGA主芯片，現(xiàn)在世界上生產(chǎn)FPGA的廠家很多，其中主要有兩家，即Altera 公司和Xilinx 公司，這兩家公司的FPGA產(chǎn)品在世界上銷售量占了80％以上[]，從熟悉開(kāi)發(fā)軟件的角度出發(fā)，選擇了Altera 公司的產(chǎn)品。CycloneⅡ器件是A1tera公司在2004年6月推出的，采用90nm、低k值電解質(zhì)工藝。其中的邏輯單元數(shù)量高達(dá)68 416個(gè)，用戶I/O最多可達(dá)622個(gè)。這個(gè)系列的產(chǎn)品比較適合于低成本的客戶，而且性能各方面相當(dāng)不錯(cuò)。ⅡFPGA的適用配置器件。ⅡPPGA系列的特性。Ⅱ器件封裝和最多用戶I/O管腳數(shù)。從好用、夠用及成本考慮，選用的FPGA芯片是CycloneII系列的EP2C8Q208C8N， EP2C8Q208C8N內(nèi)部資源豐富，有邏輯單元（LE）、乘法器、鎖相環(huán)(PLL)和高速差分I/O等，最高運(yùn)行頻率可達(dá)到250MHz，能夠滿足設(shè)計(jì)的需要。 CycloneII FPGA的適用配置器件配置器件支持CycloneⅡ器件EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70EPCSlXEPCS4XXXEPCSl6XXXXXXEPCS64XXXXXX CycloneII FPGA系列的特性器 件EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70邏輯單元460882561875233 21650 52868416M4KRAM塊(4K比特+512校驗(yàn)比特)263652105129250總比特?cái)?shù)119 808165 888239 616483 8405944321 152 000嵌入式18X18位乘法器1318263586150PLLs224444最多用戶I／O管腳數(shù)142182315475450622差分通道5575125200192275 CycloneII 器件封裝和最多用戶I/O管腳數(shù)封裝尺寸／mmXmmEP2C5EP2C8EP2C20EP2C35EP2C50EP2C70144Pin TQFP(16X16)8985208PinPQFP()142138256Pin FineLlne BGA(17X17)182152484Pin FineLine BGA(23X23)315322294672Pin FineLine BGA(27X27)475450422896Pin FineLine BGA(31X31)622 DAC的選擇從前面分析可以知道，DAC的好壞直接影響DDS系統(tǒng)輸出信號(hào)中的雜散成分，所以要引起足夠的重視。從好用、夠用及成本考慮，選擇10bit的DACTHS5651。THS5651是高速低功耗COMS數(shù)字模擬轉(zhuǎn)換器，速度很快，最快更新率可達(dá)100MSPS，性能優(yōu)良。 。其內(nèi)部175mW的低功耗確保設(shè)備能夠很好的適用于便攜和低功耗的應(yīng)用。根據(jù)時(shí)序圖可知，DAC鎖存DATA是在CLK的上升沿，轉(zhuǎn)換后的模擬信號(hào)在下一個(gè)時(shí)鐘輸出。 THS5651內(nèi)部結(jié)構(gòu)電路圖 THS5651工作時(shí)序圖 系統(tǒng)構(gòu)成主要器件選定之后，系統(tǒng)構(gòu)成確定如下：FPGA芯片為EP2C8，加上外圍電路，利用芯片內(nèi)部資源，采用至頂向下的方法，在FPGA內(nèi)部設(shè)計(jì)出DDS相關(guān)電路（包括相位累加器、相位加法器、波形存儲(chǔ)器、數(shù)字乘法器等），另外，由于要用按鍵輸入信號(hào)，所以還要設(shè)計(jì)出按鍵消抖模塊、顯示控制模塊，及DAC控制模塊。各個(gè)模塊所需要的時(shí)鐘信號(hào)頻率不一樣，相位累加器、波形存儲(chǔ)器和數(shù)模轉(zhuǎn)換器驅(qū)動(dòng)所需要時(shí)鐘信號(hào)要求高達(dá)100MHz，而按鍵及控制電路所需時(shí)鐘信號(hào)只要10kHz就可以了。FPGA開(kāi)發(fā)板提供的主時(shí)鐘頻率為50 MHz，可以調(diào)用quartusII軟件，利用FPGA內(nèi)部的的PLL單元，先生成100MHz和20MHz時(shí)鐘信號(hào)，再器將20MHz的時(shí)鐘信號(hào)用分頻器降低到10kHz，這樣，所有的時(shí)鐘信號(hào)都可以得到。按鍵消抖模塊顯示控制模塊各種波形查表模塊DATHS5651控制模塊總控制電路模塊數(shù)字乘法器模塊DATHS5651顯示模 塊按鍵輸入低通濾波器FPGA 系統(tǒng)框圖 FPGA的設(shè)計(jì) 系統(tǒng)控制模塊的設(shè)計(jì)系統(tǒng)控制模塊的構(gòu)成主要有相位累加器、幅值控制電路、頻率控制電路和波形選擇電路。相位累加器的時(shí)鐘頻率為100MHz，幅值控制電路、頻率控制電路和波形選擇電路的時(shí)鐘頻率為10KHz。波形選擇電路是選擇系統(tǒng)要求的正弦波、方波和三角波三種波形，加上由上述電路生成每按一次鍵就產(chǎn)生單一脈沖的基礎(chǔ)，所以只需要一個(gè)按鍵逐次選擇一種波形既可，用狀態(tài)機(jī)很容易實(shí)現(xiàn)[]，具體程序見(jiàn)附錄B。 波形選擇狀態(tài)圖頻率控制電路主要是調(diào)節(jié)頻率控制字，根據(jù)式（311），如果相位累加器的位數(shù)N和系統(tǒng)的時(shí)鐘頻率不變，頻率控制字M發(fā)生變化就可改變輸出信號(hào)的頻率。設(shè)計(jì)目標(biāo)的頻率精度是1Hz，而相位累加器的位數(shù)N是32位，系統(tǒng)的時(shí)鐘頻率是100M Hz，根據(jù)式（312）， Hz，由此可以得出，要實(shí)現(xiàn)設(shè)計(jì)目標(biāo)的頻率精度是1Hz的要求，頻率控制字的大小應(yīng)該是43的倍數(shù)。因?yàn)榘存I有限，而輸出信號(hào)的頻率范圍較大，所以設(shè)置輸出信號(hào)頻率檔位值有四個(gè)，即分別為1MHz、 10kMz、100Hz、1Hz，用一個(gè)按鍵來(lái)選擇檔位、另外兩個(gè)按鍵來(lái)調(diào)節(jié)頻率的增減。，具體程序見(jiàn)附錄B. 頻率控制狀態(tài)圖幅值控制單元的功能是調(diào)節(jié)輸出電壓幅值，實(shí)現(xiàn)的方式為改變幅值控制字，輸出電壓，選定兩個(gè)步進(jìn)檔位，分別是、用一個(gè)按鍵來(lái)調(diào)節(jié)檔位，另外兩個(gè)按鍵來(lái)調(diào)節(jié)輸出電壓的增加與減少。，具體程序見(jiàn)附錄B。 幅值控制狀態(tài)圖相位累加器相是DDS系統(tǒng)的關(guān)鍵，它的構(gòu)成是一個(gè)N位相位寄存器和一個(gè)N位字長(zhǎng)的二進(jìn)制加法器。相位寄存器的N 值通常取24～32 位。每來(lái)一個(gè)時(shí)鐘fc，相位寄存器增加一個(gè)步長(zhǎng)M。相位寄存器的輸出與微控制器送來(lái)的相位控制字相加，形成正弦查詢表地址碼。正弦查詢表由一個(gè)周期正弦波的幅度值構(gòu)成，每個(gè)地址對(duì)應(yīng)正弦波中0~2π范圍的一個(gè)相位點(diǎn)。正弦查詢表根據(jù)輸入的地址碼查表輸出對(duì)應(yīng)的正弦波幅度信號(hào)，經(jīng)過(guò)DAC的轉(zhuǎn)換，輸出模擬量。相位寄存器每經(jīng)過(guò)M N / 2個(gè)fc 時(shí)鐘后返回到原來(lái)開(kāi)始的狀態(tài)，對(duì)應(yīng)地正弦查詢表也經(jīng)過(guò)一個(gè)輪回返回到原來(lái)開(kāi)始的位置。整個(gè) DDS 電路系統(tǒng)就可以輸出一個(gè)正弦波。輸出信號(hào)頻率為，頻率控制字決定了輸出信號(hào)的頻率，根據(jù)奈奎斯特抽樣定理， ；前面已經(jīng)分析過(guò)，輸出頻率應(yīng)該滿足。頻率控制字進(jìn)入相位累加器后的輸出，只取高12位地址信號(hào)進(jìn)入LUT。 相位累加器模塊 相位累加器的仿真波形。 相位寄存器REG1模塊 相位寄存器REG1的仿真波形 按鍵消抖模塊設(shè)計(jì)按鍵抖動(dòng)如果不加處理會(huì)造成邏輯混亂，消抖的關(guān)鍵是提取按鍵信號(hào)穩(wěn)定的電平(可以是低電平或高電平)狀態(tài)，然后濾除穩(wěn)定電平前后的抖動(dòng)脈沖。首先在一個(gè)時(shí)鐘脈沖信號(hào)時(shí)間內(nèi)，對(duì)按鍵狀態(tài)進(jìn)行掃描判斷，如果是低電平，則啟動(dòng)延時(shí)電路；經(jīng)過(guò)一段設(shè)定的時(shí)間，延時(shí)結(jié)束后，再對(duì)按鍵狀態(tài)作三次連續(xù)判斷，如果三次判斷都是低電平，那么就判斷按鍵是處在穩(wěn)定狀態(tài)，輸出一個(gè)按鍵確認(rèn)信號(hào)。如果在連續(xù)三次的判斷中，沒(méi)有全部是低電平，就判斷按鍵仍處在抖動(dòng)狀態(tài)。此時(shí)不輸出按鍵確認(rèn)信號(hào)。 按鍵消抖電路狀態(tài)圖按鍵消抖電路采用狀態(tài)機(jī)描述和實(shí)現(xiàn)，其狀態(tài)轉(zhuǎn)換圖。Verilog源程序見(jiàn)附錄A。按鍵消抖電路的仿真圖。 按鍵消抖仿真圖 顯示模塊的設(shè)計(jì)[][]由于需要顯示的信息較少，所以電壓與頻率的顯示各用一塊四位七段LED數(shù)碼管。 頻率顯示模塊的設(shè)計(jì)頻率顯示模塊主要由頻率控制字處理模塊和四位七段數(shù)碼管驅(qū)動(dòng)模塊組成。因?yàn)轭l率控制字?jǐn)?shù)值是43的倍數(shù)，所以需要對(duì)頻率控制字運(yùn)算處理并得出四個(gè)段位的數(shù)值再送與數(shù)碼管驅(qū)動(dòng)模塊?；谡加霉?jié)省資源及可綜合性的考慮，該運(yùn)算模塊抽用quartusII自帶的除法器IP核及一個(gè)運(yùn)算控制模塊實(shí)現(xiàn)，運(yùn)算控制模塊代碼見(jiàn)附錄C。 頻率運(yùn)算處理模塊 數(shù)碼管驅(qū)動(dòng)模塊 頻率運(yùn)算處理電路數(shù)碼管驅(qū)動(dòng)就是將各段位的數(shù)值轉(zhuǎn)換為8bit的數(shù)值，采用動(dòng)態(tài)掃描方式來(lái)顯示。只要刷新率大于48Hz,根據(jù)人眼的視覺(jué)暫留效應(yīng)，人感覺(jué)數(shù)碼管上的數(shù)據(jù)就是常亮的。，其掃描部分代碼如下（其中clk為50MHz）。....................................………………………………………………always @(posedge clk)begin scan=scan+1。 scan_clk=scan[17:16]。 endalways @(scan_clk,seg1,seg2,seg3,seg4)begin case(scan_clk) 239。b00:begin seg=seg1。shift=439。b0111。 end 239。b01:begin seg=seg2。shift=439。b1011。 end 239。b10:begin seg=seg3。shift=439。b1101。 end 239。b11:begin seg=seg4。shift=439。b1110。 end default:begin seg=739。b0000000。shift=439。b1111。 end endcaseend 電壓幅值顯示模塊的設(shè)計(jì),最大幅值為6V，所以只需兩段LED數(shù)碼管顯示即可。由于通過(guò)調(diào)節(jié)DA輸出電流的大小使幅值控制字的大小正好為為電壓幅值的10倍，故只需一個(gè)除法器，將幅值控制字除以10就可得到數(shù)碼管高位段和低位段的數(shù)值，再使高位后帶上小數(shù)點(diǎn)就可顯示出電壓幅值的大小。 電壓幅值顯示電路 外圍接口電路外圍接口電路由數(shù)模轉(zhuǎn)換電路、顯示電路、按鍵電路和LED指示電路等構(gòu)成。FPGA核心板采用的芯片為EP2C8Q208C8+EPCS4，同時(shí)還帶有5V、可為按鍵LED指示板和顯示板提供電源，其原理圖見(jiàn)附錄D。按鍵LED指示電路是由八個(gè)按鍵和16個(gè)LED燈組成，工作原理從略，其原理圖和PCB圖見(jiàn)附錄E。顯示電路由數(shù)碼管和74HC245芯片組成，其中74HC245可起到轉(zhuǎn)換電平和增加驅(qū)動(dòng)能力的作用，該顯示電路原理圖和PCB圖見(jiàn)附錄F。DAC電路由電源部分、THS5651和運(yùn)放THS4001組成。DA芯片THS5651在上面已經(jīng)介紹過(guò)，在此不再重復(fù)。THS4001是一片高速運(yùn)放，用來(lái)構(gòu)成LPF。THS4001需雙電源供電，因此DAC板的電源獨(dú)立。DA轉(zhuǎn)換板原理圖和PCB圖見(jiàn)附錄G。第五章 調(diào)試調(diào)試過(guò)程包括各種仿真，檢驗(yàn)是否達(dá)到設(shè)計(jì)目標(biāo)。通過(guò)仿真能發(fā)現(xiàn)問(wèn)題，及時(shí)修正，使設(shè)計(jì)進(jìn)度加快，有利于可靠性的提高。之后進(jìn)行綜合優(yōu)化，看看能否在FPGA上實(shí)現(xiàn)所需功能。在最后進(jìn)行在線調(diào)試，將生成的配置文件寫入芯片中進(jìn)行各種測(cè)試。本次設(shè)計(jì)調(diào)試過(guò)程主要以FPGA+DAC為中心進(jìn)行，觀察整個(gè)系統(tǒng)輸出信號(hào)的波形、幅度及頻率是否與按鍵控制相符、波形是否失真。如果存在問(wèn)題，QuartusⅡ軟件提供了調(diào)試觀察工具SignalTapⅡ，通過(guò)JTAG口可以對(duì)FPGA內(nèi)部信號(hào)進(jìn)行實(shí)時(shí)觀察發(fā)現(xiàn)、定位問(wèn)題，進(jìn)行在線邏輯分析[]，對(duì)FPGA中存在的邏輯錯(cuò)誤進(jìn)行修復(fù)。按鍵控制及顯示部分主要通過(guò)單獨(dú)對(duì)各個(gè)部分建立波形仿真文件進(jìn)行仿真，觀察是否存在邏輯錯(cuò)誤，如果存在，是什么地方出錯(cuò)并加以修正。最后把FPGA核心板與外圍接口硬件電路相連，實(shí)時(shí)觀察按鍵操作控制是否正常，波形和顯示是否正常；并調(diào)節(jié)數(shù)模轉(zhuǎn)換器的輸出電流和外接運(yùn)放的電路參數(shù)，直到輸出波形達(dá)到要求。第六章 性能結(jié)果測(cè)試及分析第六章 性能結(jié)果測(cè)試及分析 測(cè)試數(shù)據(jù)系統(tǒng)輸出信號(hào)波形為正弦波、方波和三角波，它們的頻率和幅值可調(diào)。用示波器對(duì)測(cè)試波形進(jìn)行顯示，用頻率計(jì)來(lái)測(cè)量輸出信號(hào)頻率，用毫伏表來(lái)測(cè)量輸出信號(hào)幅值，用失真儀來(lái)測(cè)量輸出波形的失真度；數(shù)據(jù)如表61，表62，表63所示。 表61 波形頻率測(cè)試數(shù)據(jù)正弦波方波三角波設(shè)定頻率值（Hz）實(shí)際頻率值（Hz）誤差（%）實(shí)際頻率值（Hz）誤差（%）實(shí)際頻率值（Hz）誤差（%）10501005001K10K50K100K500K1M2M