【正文】 表61 波形頻率測試數(shù)據正弦波方波三角波設定頻率值（Hz）實際頻率值（Hz）誤差（%）實際頻率值（Hz）誤差（%）實際頻率值（Hz）誤差（%）10501005001K10K50K100K500K1M2M3M
。第六章 性能結果測試及分析第六章 性能結果測試及分析 測試數(shù)據系統(tǒng)輸出信號波形為正弦波、方波和三角波，它們的頻率和幅值可調。按鍵控制及顯示部分主要通過單獨對各個部分建立波形仿真文件進行仿真，觀察是否存在邏輯錯誤，如果存在，是什么地方出錯并加以修正。本次設計調試過程主要以FPGA+DAC為中心進行，觀察整個系統(tǒng)輸出信號的波形、幅度及頻率是否與按鍵控制相符、波形是否失真。之后進行綜合優(yōu)化，看看能否在FPGA上實現(xiàn)所需功能。第五章 調試調試過程包括各種仿真，檢驗是否達到設計目標。THS4001需雙電源供電，因此DAC板的電源獨立。DA芯片THS5651在上面已經介紹過，在此不再重復。顯示電路由數(shù)碼管和74HC245芯片組成，其中74HC245可起到轉換電平和增加驅動能力的作用，該顯示電路原理圖和PCB圖見附錄F。FPGA核心板采用的芯片為EP2C8Q208C8+EPCS4，同時還帶有5V、可為按鍵LED指示板和顯示板提供電源，其原理圖見附錄D。由于通過調節(jié)DA輸出電流的大小使幅值控制字的大小正好為為電壓幅值的10倍，故只需一個除法器，將幅值控制字除以10就可得到數(shù)碼管高位段和低位段的數(shù)值，再使高位后帶上小數(shù)點就可顯示出電壓幅值的大小。b1111。b0000000。b1110。b11:begin seg=seg4。b1101。b10:begin seg=seg3。b1011。b01:begin seg=seg2。b0111。b00:begin seg=seg1。 scan_clk=scan[17:16]。其掃描部分代碼如下（其中clk為50MHz）。 頻率運算處理模塊 數(shù)碼管驅動模塊 頻率運算處理電路數(shù)碼管驅動就是將各段位的數(shù)值轉換為8bit的數(shù)值，采用動態(tài)掃描方式來顯示。因為頻率控制字數(shù)值是43的倍數(shù)，所以需要對頻率控制字運算處理并得出四個段位的數(shù)值再送與數(shù)碼管驅動模塊。 按鍵消抖仿真圖 顯示模塊的設計[][]由于需要顯示的信息較少，所以電壓與頻率的顯示各用一塊四位七段LED數(shù)碼管。Verilog源程序見附錄A。此時不輸出按鍵確認信號。首先在一個時鐘脈沖信號時間內，對按鍵狀態(tài)進行掃描判斷，如果是低電平，則啟動延時電路；經過一段設定的時間，延時結束后，再對按鍵狀態(tài)作三次連續(xù)判斷，如果三次判斷都是低電平，那么就判斷按鍵是處在穩(wěn)定狀態(tài)，輸出一個按鍵確認信號。 相位累加器模塊 相位累加器的仿真波形。頻率控制字進入相位累加器后的輸出，只取高12位地址信號進入LUT。整個 DDS 電路系統(tǒng)就可以輸出一個正弦波。正弦查詢表根據輸入的地址碼查表輸出對應的正弦波幅度信號，經過DAC的轉換，輸出模擬量。相位寄存器的輸出與微控制器送來的相位控制字相加，形成正弦查詢表地址碼。相位寄存器的N 值通常取24～32 位。具體程序見附錄B。因為按鍵有限，而輸出信號的頻率范圍較大，所以設置輸出信號頻率檔位值有四個，即分別為1MHz、 10kMz、100Hz、1Hz，用一個按鍵來選擇檔位、另外兩個按鍵來調節(jié)頻率的增減。 波形選擇狀態(tài)圖頻率控制電路主要是調節(jié)頻率控制字，根據式（311），如果相位累加器的位數(shù)N和系統(tǒng)的時鐘頻率不變，頻率控制字M發(fā)生變化就可改變輸出信號的頻率。相位累加器的時鐘頻率為100MHz，幅值控制電路、頻率控制電路和波形選擇電路的時鐘頻率為10KHz。FPGA開發(fā)板提供的主時鐘頻率為50 MHz，可以調用quartusII軟件，利用FPGA內部的的PLL單元，先生成100MHz和20MHz時鐘信號，再器將20MHz的時鐘信號用分頻器降低到10kHz，這樣，所有的時鐘信號都可以得到。 THS5651內部結構電路圖 THS5651工作時序圖 系統(tǒng)構成主要器件選定之后，系統(tǒng)構成確定如下：FPGA芯片為EP2C8，加上外圍電路，利用芯片內部資源，采用至頂向下的方法，在FPGA內部設計出DDS相關電路（包括相位累加器、相位加法器、波形存儲器、數(shù)字乘法器等），另外，由于要用按鍵輸入信號，所以還要設計出按鍵消抖模塊、顯示控制模塊，及DAC控制模塊。其內部175mW的低功耗確保設備能夠很好的適用于便攜和低功耗的應用。THS5651是高速低功耗COMS數(shù)字模擬轉換器，速度很快，最快更新率可達100MSPS，性能優(yōu)良。 CycloneII FPGA的適用配置器件配置器件支持CycloneⅡ器件EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70EPCSlXEPCS4XXXEPCSl6XXXXXXEPCS64XXXXXX CycloneII FPGA系列的特性器 件EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70邏輯單元460882561875233 21650 52868416M4KRAM塊(4K比特+512校驗比特)263652105129250總比特數(shù)119 808165 888239 616483 8405944321 152 000嵌入式18X18位乘法器1318263586150PLLs224444最多用戶I／O管腳數(shù)142182315475450622差分通道5575125200192275 CycloneII 器件封裝和最多用戶I/O管腳數(shù)封裝尺寸／mmXmmEP2C5EP2C8EP2C20EP2C35EP2C50EP2C70144Pin TQFP(16X16)8985208PinPQFP()142138256Pin FineLlne BGA(17X17)182152484Pin FineLine BGA(23X23)315322294672Pin FineLine BGA(27X27)475450422896Pin FineLine BGA(31X31)622 DAC的選擇從前面分析可以知道，DAC的好壞直接影響DDS系統(tǒng)輸出信號中的雜散成分，所以要引起足夠的重視。Ⅱ器件封裝和最多用戶I/O管腳數(shù)。ⅡFPGA的適用配置器件。其中的邏輯單元數(shù)量高達68 416個，用戶I/O最多可達622個。 主要器件的選擇 FPGA主芯片的選擇課題要求用FPGA來實現(xiàn)DDS信號發(fā)生器，所以首先選定FPGA主芯片，現(xiàn)在世界上生產FPGA的廠家很多，其中主要有兩家，即Altera 公司和Xilinx 公司，這兩家公司的FPGA產品在世界上銷售量占了80％以上[]，從熟悉開發(fā)軟件的角度出發(fā)，選擇了Altera 公司的產品。而要降低數(shù)模轉換器DAC非線性的影響，一般只能選擇性能良好的DAC。要注意的是，DDS抖動注入技術對雜散的改善會增加噪聲基底，但相對于雜散改善來說，是完全值得的。如前所述，相位截斷誤差和幅度量化誤差會引入雜散的根源，是誤差序列為周期序列，只要打破其周期性，成為隨機序列；那么原來幅度較大的離散譜線功率，就會平均分布在一個較寬的范圍內，成為幅度較低的噪聲基底，這樣，一定程度上相當于改善了輸出頻譜質量，這就是抖動注入技術。當然還可以利用別的方法進行進一步的壓縮。相位舍位的減少意味著波形存儲器容量的增加，可以采用下面兩種方法： ①增加波形存儲器的絕對容量值受硬件的限制，波形存儲器的絕對容量值不可能無限的增加，并且其增加會造成功耗增大和成本升高。 DDS系統(tǒng)輸出的雜散信號抑制方法雜散信號對DDS系統(tǒng)輸出的頻譜有著非常嚴重的影響，在DDS系統(tǒng)輸出信號頻譜中，對于＞帶外的雜散信號，可以用性能優(yōu)良的LPF加以濾除；不過對于＜的帶內雜散信號，要采取必要的方法才行。 DDS雜散信號引入的數(shù)學模型，是相位截斷帶來的雜散信號，是波形幅度量化位數(shù)有限帶來的雜散信號，是數(shù)模轉換器非線性帶來的雜散信號，是LPF的非理想特性帶來的雜散信號。所以在DDS系統(tǒng)的實際頻譜分析中，這兩個因素都必須予以考慮。事實上，由于相位累加器的位數(shù)N與波形存儲器的地址線的寬度A通常是不同的，在正常情況下，N＞A，這樣就引入了一個相位截斷誤差。為了取出干凈的主頻的輸出信號，我們一般在DAC輸出端接入截止頻率為的LPF來防止雜散信號的混入。，當趨近時，非諧波分量也趨近,而且它們的幅度值趨近相同，這個時候，要設計出能濾除分量的LPF是非常困難的，這也是DDS系統(tǒng)最大輸出頻率不取而取的原因。所以有 (318)其中 (319) (320) 將式（319）及式（320）代入式（317），根據下面的等式： (321) 可以得到下式： (322)其中。用傅立葉級數(shù)展開，假設其傅立葉展開式為： (316)上式中 。假定相位累加器輸出的相位序列為，它是一個周期序列，它的周期是： (314)上式中，是和的最大公約數(shù)。從研究DDS的頻譜特性著手，是研究分析DDS輸出特性的一種比較好的方法[]。 DDS輸出特性DDS是一種全數(shù)字電路系統(tǒng)，其缺陷之一就是雜散多，這個因素是長期以來DDS技術得不到實際應用的主要原因之一。相位寄存器每經過M N / 2個fc 時鐘后返回到原來開始的狀態(tài)，對應地正弦查詢表也經過一個輪回返回到原來開始的位置。的每一個相位點在正弦查詢表都對應著一個地址。相位寄存器的輸出與微控制器送來的相位控制字相加，形成正弦查詢表地址碼。常用的可編程DDS ： 常用可編程DDS結構圖，DDS 電路系統(tǒng)的關鍵是相位累加器，它由一個N 位相位寄存器和兩個加法器Σ所構成，相位寄存器的N 值通常取24～32 位。輸出正弦波周期為： （310）頻率為： （311）DDS頻率的最小分辨率（用頻率增量來表示）為 （312）這個增量也就是最低的合成頻率。存儲器ROM在參考時鐘驅動下輸出正弦波幅度值，直到相位累加器加滿產生溢出，從而完成一個周期，用ROM的輸出值來驅動數(shù)模轉換器(DAC)，然后經低通濾波即可轉換成所需要的模擬正弦波形，也就是DDS信號的頻率周期。頻率控制字(FSW)實際上是相位增量值(二進制編碼)，作為相位累加器的累加值。，從圖中可以看出，除了低通濾波器(LPF)之外，DDS系統(tǒng)都是以數(shù)字集成電路實現(xiàn)，因此DDS系統(tǒng)易于集成和小型化。圓周表示每個時鐘周期p/4相位累加過程，圓周上的各點表示給定時刻的相位值，正弦波表示相應的幅度，相位到幅度的轉化是通過查表來實現(xiàn)的。根據抽樣理論，產生的最高頻率不能超過1/2時鐘頻率(Nyquist速率)。直接數(shù)字頻率合成（Direct Digital Synthesis，DDS）是建立在抽樣定理基礎上，首先對需要產生的波形進行抽樣，將抽樣值數(shù)字化后存入存儲器作為查找表，然后通過查表讀取數(shù)據，再經D/A轉換器轉換為模擬量，將保存的波形重新合成出來。綜上所述，在保持抽樣頻率為定值的情況下，我們可以通過兩次抽樣之間的相位增量（小于π）來控制所得離散序列的頻率，經保持、濾波之后，就可以得到此頻率的模擬信號。所以，我們要控制合成信號的頻率，只要控制這個相位增量。根據抽樣定理： （35）式（32）代表的模擬信號可以由式（33）代表的離散序列恢復。一個純凈的單頻信號可表示為： （31）上式中如果信號的幅度U和初始相位不變，那么信號的頻譜就是位于的一條譜線。在DDS技術中，我們只不過把這個過程反過來進行。奈圭斯特抽樣定理是任何模擬信號進行數(shù)字化處理的基礎，它描述的是一個帶寬有限的模擬信號經抽樣變成離散值后，是否可以由這些離散值無失真地恢復出原始模擬信號的問題。下面的分析就是基于查表法（LUT）。LUT可采用FPGA內部嵌入的BRAM，靈活地選擇LUT的深度和寬度可改善系統(tǒng)的SFDR(無雜散動態(tài)范圍)。采用Xilinx FPGA實現(xiàn)時，可直接調