【正文】 用DSP48完成乘法運算以提高系統(tǒng)速度。為了獲得高的輸出精度，需要給濾波器系數(shù)提供足夠的位寬。 兩種實現(xiàn)方法的比較兩種基于FPGA的DDS實現(xiàn)方法各有優(yōu)勢與不足。當(dāng)然，還可利用正弦信號的對稱性進一步縮減存儲空間。第一個相位累加器的起始地址保持不變?nèi)詾?，而第二個相位累加器的起始地址則指向了sin(π/2)所對應(yīng)的地址空間，其目的正是為了保證輸出與正弦相正交的余弦信號。 K n+b n L相位累加器LUT 細化后的DDS整體結(jié)構(gòu)在大多數(shù)應(yīng)用場合，需要輸出正交的正、余弦信號，外加兩個具有不同起始地址的相位累加器共同完成此需求。 n+b K n+b n 地址 +D 細化的相位累加器，相位累加器的步進值K的位寬為(n+b)bit，由n bit整數(shù)部分和 b bit小數(shù)部分構(gòu)成，輸出選取其中的高n bit部分即整數(shù)部分作為LUT的地址。但是，如果要求輸出頻率為24MHz，而8bit只可用來表示數(shù)據(jù)的整數(shù)部分，如果以61近似，顯然這造成了誤差。 相位累加器輸出波形 相位累加器輸出波形LUT輸出波形 LUT輸出波形 頻率控制字K對相位累加器和LUT輸出波形的影響根據(jù)式(28)，在LUT深度N為256且采樣頻率 fs 為100MHz的情況下，若要求輸出頻率 fd 為25MHz，則頻率控制字K為64。，左半部分對應(yīng)的頻率控制字小于右半部分對應(yīng)的頻率控制字，從而導(dǎo)致右半部分相位累加器輸出波形較為“陡峭”(斜率大)，LUT輸出頻率高。根據(jù)抽樣定理，可以得出，輸出頻率的最大值為 fs / 2 。K與LUT的深度N、輸出頻率 fd 、抽樣頻率 fs 滿足式()所示的關(guān)系式。首先根據(jù)LUT的寬度L確定量化因子，然后根據(jù)LUT的深度產(chǎn)生一個周期的波形數(shù)據(jù)，最后通過floor函數(shù)完成浮點到定點數(shù)據(jù)的轉(zhuǎn)換。2/16)……1111sin(2π波形存儲器相位累加器 n n L 基于DDS硬件結(jié)構(gòu)假定相位累加器的位寬為4bit，那么LUT深度N為16。相位累加器的位寬為 n bit，步進值為K，波形存儲器的深度N為2n，寬度為L bit。 基于查表法（LUT）的DDS一個典型的基于查表法（LUT）的DDS系統(tǒng)核心部分由相位累加器和波形存儲器兩部分構(gòu)成[]。 時IIR濾波器的幅度頻譜 時IIR濾波器的沖激響應(yīng)，根據(jù)正弦信號頻譜特性，輸出信號的頻率為。假設(shè) f = fs / 8 ,代入式（27）中，可以得出 ，因此 。經(jīng)過計算，可以知道： （24）因為b是實數(shù)，所以p1和p2是復(fù)共軛，上式可以變?yōu)椋? （25）顯然，兩個極點都是1，而且必然落在單位園上。 基于IIR濾波器的DDS，圖中IIR濾波器是一個全極點濾波器。 完整的FPGA設(shè)計流程 FPGA實現(xiàn)DDS的方法目前，用FPGA來實現(xiàn)DDS有兩種方法[]：基于IIR濾波器的實現(xiàn)方法、基于查找表(LUT)的實現(xiàn)方法。將下載好程序的FPGA放在開發(fā)板上進行測試，以驗證設(shè)計。如果編譯、綜合、布線/適配和行為仿真、功能仿真、時序仿真等過程都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計的要求，則可以將布線/適配器產(chǎn)生的配置/下載文件下載電纜載入目標芯片中。在選用的目標器件中建立起與網(wǎng)表文件符合的基本邏輯電路的對應(yīng)關(guān)系。將源文件經(jīng)過一系列的操作，分解成一系列的邏輯電路及對應(yīng)的關(guān)系，最終獲得門級電路甚至更底層的電路描述文件，即生成與FPGA基本結(jié)構(gòu)相對應(yīng)的網(wǎng)表文件。常用的源程序輸入方式有原理圖輸入方式和文本輸入方式。(1)進行源文件的編輯和編譯。 FPGA的設(shè)計流程FPGA設(shè)計方法可以總結(jié)為一個簡單的設(shè)計流程，Altera的QuartusⅡ軟件是全集成開發(fā)工具，完全支持這一設(shè)計流程。當(dāng)不用做時鐘時，時鐘輸入引腳可以用做標準I/O。這些引腳接收時鐘信號，直接連接至芯片中的其他時鐘控制結(jié)構(gòu)。較高的傳送速率一般用于通信和網(wǎng)絡(luò)設(shè)備中。這對DSP設(shè)計非常有用。嵌入式乘法器是高性能邏輯模塊，能夠完成乘法、加法和累加操作?？梢猿跏蓟癁槿我獯鎯ζ髂Ｊ?，并進行測試，所以，這對設(shè)計調(diào)試非常有用。FPGA存儲器模塊可以配置成單端口或者雙端口RAM，或者可編程ROM，還可以用做移位寄存器或者FIFO緩沖，以替代LAB邏輯。這些專用資源通常在器件中以特殊行列模塊的形式進行排列。4. 嵌入式存儲器RAM現(xiàn)代FPGA器件除了LAB之外還含有特殊的硬件模塊。有些器件的I/O單元還含有鉗位二極管，使能后可以用做PCI總線的I/O。其他特性包括可變電流驅(qū)動能力和擺率控制等，以提高電路板級信號完整性。FPGA中的I/O模塊通常被稱為I/O單元。LABI／O可以連接到本地互連，實現(xiàn)高速本地操作，或者直接連接至行列互連，向芯片的其他部分發(fā)送數(shù)據(jù)。另一類互連是行列互連。FPGA布線通道可以分成兩類：本地互連及行列互連。FPGA布線通道使器件資源能夠與芯片任何地方的所有其他資源進行通信。產(chǎn)生的進位比特可以輸出到其他LE，或者器件互連中。FPGA LE含有專門的進位邏輯和LAB中的寄存器鏈布線，為這些信號提供最短鏈接。寄存器輸出通過LE后驅(qū)動至器件布線通道，還可以反饋回LUT。LE的同步部分來自可編程寄存器，非常靈活，通常由全局器件時鐘來驅(qū)動它，而任何時鐘域都可以驅(qū)動任何LE。邏輯之所以被稱為查找表，是因為通過“查找”正確的編程級來選擇輸出，并根據(jù)LUT輸入信號通過復(fù)用器將輸出送到正確的地方。LUT由一系列級聯(lián)復(fù)用器構(gòu)成。 典型的LE的結(jié)構(gòu)圖其中，F(xiàn)PGA用查找表(LUT)替代了CPLD中的乘積項陣列，它是FPGA中組合邏輯輸出乘積和的關(guān)鍵。(LE)。也增加了嵌入式乘法器、鎖相環(huán)的資源。此外，擁有多種配置模式也是其出色之處。FPGA的高度靈活性對定制電路的不足之處進行了很好地彌補?；谥T多因素的促進，使得現(xiàn)場可編程邏輯器件的應(yīng)用成為大勢所趨，而這其中應(yīng)用最為廣泛的莫過于現(xiàn)場可編程邏輯陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。一方面，微電子技術(shù)日新月異的發(fā)展使得半導(dǎo)體廠商已經(jīng)無力獨立承擔(dān)設(shè)計與制造集成電路的艱巨任務(wù)。 51 第二章 FPGA 工作原理第二章 FPGA工作原理 FPGA簡介 FPGA的發(fā)展歷程及特性介紹隨著數(shù)字化技術(shù)的不斷普及，當(dāng)今社會已經(jīng)步入了一個數(shù)字集成電路廣泛應(yīng)用的時代。其原理與采用DDS技術(shù)的正弦信號發(fā)生器相同，只是用可讀寫存儲器(RAM)代替ROM來存儲波形數(shù)據(jù)，根據(jù)需要通過微處理器更改其中的波形數(shù)據(jù)就達到了產(chǎn)生所需的任意波形是目的。因而在需要產(chǎn)生較高頻率信號的情況下，往往要采用DDS和鎖相環(huán)相結(jié)合的技術(shù)。 美國模擬器件公司DDS的主要特性型 號主時鐘頻率/MHzDAC/bit頻率控制字/bit供電電壓/V電流/mA主時鐘倍頻器內(nèi)部比較器接口AD0854ASQ3001248～1210有有并/串AD9859400103230有無串行AD99564001448—無無串行AD99514001432—有無串行AD9952400143285有有串行AD99534001432—有無串行AD99544001432—有有串行AD985810001032～757無無并/串由于受器件水平的限制 (主要受D/A轉(zhuǎn)換器轉(zhuǎn)換速度的限制)，目前使用的DDS的時鐘頻率仍不太高。隨著電子技術(shù)的不斷發(fā)展，其缺點得到了一定的克服，現(xiàn)在DDS技術(shù)已經(jīng)在各個領(lǐng)域得到了廣泛地應(yīng)用 [[] 邵正途,[J].電子技術(shù),2005,(1): 82～84]。(2)輸出信號當(dāng)中含有比較大的雜散信號：主要是下面三個因素造成的，a. 幅度量化誤差造成的雜散,[[] 姜萍,王建新,[J].,28(5):43～47]。(8)大規(guī)模集成，體積小，功耗低，重量輕。(7)微處理器接口，控制容易，穩(wěn)定可靠。(6)復(fù)雜方式的信號調(diào)制很容易實現(xiàn)。一般鎖相環(huán)為了減小相位噪聲，必須減小回路的帶寬，致使鎖相環(huán)難于捕獲，頻率轉(zhuǎn)換速度和穩(wěn)定性不能保障。DDS產(chǎn)生的所有頻率都由標準的同一時鐘源控制，因而很容易實現(xiàn)相干信號頻率的產(chǎn)生和變換，在通信、雷達、導(dǎo)航等設(shè)備中有極寬廣的應(yīng)用前景。(3)相位連續(xù)。(2)頻率轉(zhuǎn)換快。例如南京新聯(lián)電子公司生產(chǎn)的EE1462系列高頻DDS合成標準信號發(fā)生器，主要技術(shù)指標及特性如下：[[] 南京新聯(lián)電子股份有限公司. EE1462系列高頻DDS合成標準信號發(fā)生器[EB/OL]．，20130314]輸出頻率：100kHz～430MHz（EE1462A/B/C/D/E/F型）頻率分辨力：1Hz輸出電壓： ～1Vrms電壓分辨力：頻譜純度：諧波：＜30dBc；雜波：＜40dBc調(diào)制：調(diào)幅：0～90%；調(diào)頻：0～100kHzPSK、FSK 和 掃頻”真彩液晶顯示（16位65536色）帶RS232接口，可選配GPIB接口音頻源選件：10mHz～1MHz輸出頻率計選件：10Hz～1000MHz功耗：38W主要特點：采用直接數(shù)字合成（DDS）技術(shù)采可大規(guī)模編程器件（CPLD）技術(shù)全數(shù)字化調(diào)頻技術(shù)準確的調(diào)制精度120dB程控衰減，實現(xiàn)微弱信號輸出接口齊全，多種存貯功能外頻標輸入，實現(xiàn)真正意義上的全頻段高頻率分辨力。 國內(nèi)信號發(fā)生器現(xiàn)狀信號發(fā)生器的國內(nèi)生產(chǎn)廠家有成都前鋒電子儀器有限公司、江蘇綠揚電子儀器有限公司、南京新聯(lián)電訊儀器有限公司、南京涌新電子有限公司、寧波中策電子有限公司、北京無線電二廠、北京普源精電公司等。數(shù)字視頻、噪聲功率比測量、無線 HD。其主要應(yīng)用:雷達、衛(wèi)星、電子戰(zhàn)、多電平信號。寬帶波形中心提供60種無線通信的寬帶調(diào)制，支持WiGig、無線 HD 和 等標準。安捷倫可直接提供用于M8190A 的MATLAB 軟件，來執(zhí)行任意波形（多音頻信號、脈沖雷達信號、多載波調(diào)制波形）測量和分析例程以及儀器應(yīng)用。高達 2GSa 任意波形存儲器/通道，具有高級排序功能。高達 80dBc 典型值的無雜散動態(tài)范圍（SFDR）。12 位分辨率，高達 12GSa/s。安捷倫(Agilent)公司和泰克(Tektonix)公司是國際電子測量公司的代表。 國外信號發(fā)生器現(xiàn)狀當(dāng)今信號發(fā)生器的國外生產(chǎn)廠家主要有德國的Ramp。 國內(nèi)外現(xiàn)狀現(xiàn)在市場上已有的信號發(fā)生器有很多種，其電路形式有采用運放及分立元件構(gòu)成；也有采用單片集成的函數(shù)發(fā)生器；以及以單片機和FPGA為核心，輔以必要的模擬電路構(gòu)成的DDS數(shù)字信號發(fā)生器。信號發(fā)生器主要是產(chǎn)生各種不同頻率、相位、幅度、波形的各種輸出信號，用于各種不同條件、要求、場合的測試領(lǐng)域，以及機械、醫(yī)療等需要產(chǎn)生特定輸出信號的領(lǐng)域。 Waveform Generator。AbstractSignal generator in the field of electronic technology as the most basic electronic devices, widely used in various fields. With the development of electronic information technology, its performance requirements are also getting higher and higher, such as highfrequency stability requirements, conversion speed, with AM, FM. The topic for the FPGAbased DDS waveform generator, has a practical significance. Through research Direct Digital Synthesis (Direct Digital Frequency Synthesis referred to DDS or DDFS) to the basic principles of the DDS grasp the core of the phase accumulator function of the performance of the FPGA, DA conversion circuit and that munica