【正文】 所建的模型是正確，實(shí)驗(yàn)方案是合理的、可行的，制作的數(shù)字濾波電路基本達(dá)到設(shè)計(jì)指標(biāo)。，但是實(shí)際的精度還是存在誤差。誤差造成的原因是多方面的，比如有限字長(zhǎng)效應(yīng)的影響等。 5結(jié)論與展望數(shù)字信號(hào)處理的最主要應(yīng)用領(lǐng)域就是數(shù)字濾波，數(shù)字濾波器與快速傅里葉變換(FFT)被公認(rèn)為數(shù)字信號(hào)處理的兩大基石。在現(xiàn)代電子系統(tǒng)中，F(xiàn)IR數(shù)字濾波器以其良好的線性特性被廣泛使用，隨著科技的日新月異，基于FPGA來設(shè)計(jì)電子電路己成為一種趨勢(shì)。這是由于FPGA器件集成度高、體積小，使用它可以大大縮短開發(fā)的周期，減少資金的投入，將原來的電路板級(jí)產(chǎn)品升級(jí)為芯片級(jí)產(chǎn)品。VHDL語言是一種功能強(qiáng)大的硬件描述語言，本設(shè)計(jì)用VHDL語言編寫了一個(gè)實(shí)現(xiàn)FIR濾波器的程序，結(jié)合MATLAB軟件，在Max+plusII軟件里進(jìn)行了仿真運(yùn)行，實(shí)現(xiàn)FIR數(shù)字濾波器進(jìn)行了研究，并對(duì)其性能進(jìn)行優(yōu)化。在規(guī)定的帶通頻率020kHz范圍，截止頻率fc=22kHz， 截止頻帶衰減約為60dB，對(duì)壓電直線微電機(jī)控制系統(tǒng)中FIR低通數(shù)字濾波器行為進(jìn)行仿真描述是理想的，實(shí)現(xiàn)了用軟件描述硬件的動(dòng)作及其功能，滿足設(shè)計(jì)要求，使設(shè)計(jì)達(dá)到最優(yōu)化。設(shè)計(jì)和仿真壓電直線微電機(jī)控制系統(tǒng)中的FIR低通數(shù)字濾波器，實(shí)現(xiàn)用軟件描述硬件的動(dòng)作及其功能，給設(shè)計(jì)帶來極大方便，使設(shè)計(jì)達(dá)到最優(yōu)化。與其它方法實(shí)現(xiàn)的FIR濾波器相比，可編程邏輯器件實(shí)現(xiàn)的FIR濾波器，具有設(shè)備利用率高、集成度高、簡(jiǎn)化電路設(shè)計(jì)過程等優(yōu)點(diǎn)，避免了ASIC的設(shè)計(jì)制作周期長(zhǎng)，只能用于特定場(chǎng)合等缺點(diǎn)。本設(shè)計(jì)主要從方法論的角度出發(fā)，設(shè)計(jì)的濾波器階數(shù)、采樣精度及頻率較低，忽略了高速高階數(shù)字濾波器可能存在的一些問題，如：干擾、延時(shí)、資源占用等。 總而言之，F(xiàn)PGA是今后數(shù)字系統(tǒng)發(fā)展的一個(gè)重要方向，具有廣闊的應(yīng)用前景。致謝本文課題研究及撰寫工作是在王新老師的悉心指導(dǎo)下完成的。王老師淵博的知識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、一絲不茍的工作作風(fēng)、高度的責(zé)任感對(duì)我影響至深，使我受益終生。在課題進(jìn)行中，在設(shè)計(jì)的過程和論文撰寫方面等都給予了我很大的指導(dǎo)和幫助，在此對(duì)他表示深深的謝意。感謝老師對(duì)我的關(guān)心和教誨，在今后的人生道路上我將謹(jǐn)記恩師的教誨。向參加論文評(píng)審、答辯的專家和老師表示衷心的感謝！ 參考文獻(xiàn)樊昌信,張甫翊,徐炳祥等. 通信原理[M]. 北京: 國(guó)防工業(yè)出版社, 2001.雷伏容. VHDL電路設(shè)計(jì)[M]. 北京: 清華大學(xué)出版社, 2006.Clive “Max” Maxfield著, 杜生海,邢聞譯. FPGA設(shè)計(jì)指南[M]. 北京: 人民郵電出版社, 2007.Uwe MeyerBaese著, 劉凌譯. 數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)[M]. 北京:清華大學(xué)出版社, 2007.朱幼蓮. 線性相位FIR數(shù)字濾波器的CPLD實(shí)現(xiàn)[J ]. 工礦自動(dòng)化, 2005 (1)丁玉美,高西全. 數(shù)字信號(hào)處理[M]. 西安: 西安電子科技大學(xué)出版社, 2004.潘松. VHDL實(shí)用教程[M]. 成都: 電子科技大學(xué)出版社, 2001.盧建國(guó),張澤. FIR線性相位數(shù)字濾波器的CPLD實(shí)現(xiàn)[J]. 內(nèi)蒙古大學(xué)學(xué)報(bào)(自然科學(xué)版), 2002,(03) 單琳娜,李帥,石瑞英. 模塊法設(shè)計(jì)FIR數(shù)字濾波器的一種新方法[J]. 高師理科學(xué)刊, 2005,(02) 凌朝東,劉蓉,林旭. 用CPLD實(shí)現(xiàn)的FIR濾波器[J]. 華僑大學(xué)學(xué)報(bào)(自然科學(xué)版) , 2001,(01)岳學(xué)東,買鵬. 基于MATLAB的FIR數(shù)字濾波器最優(yōu)設(shè)計(jì)[J]. 中國(guó)科技信息 , 2005,(08)戴月明,張秀娟. FIR數(shù)字濾波器優(yōu)化設(shè)計(jì)方法[J]. 山東科技大學(xué)學(xué)報(bào)(自然科學(xué)版), 2002,(01) 李永剛,李錦萍. 有限長(zhǎng)單位沖激響應(yīng)FIR數(shù)字濾波器線性相位分析和結(jié)構(gòu)圖[J]. 首都師范大學(xué)學(xué)報(bào)(自然科學(xué)版) , 2002,(02)栗瑞芳,付衛(wèi)國(guó). 基于DSP中數(shù)字濾波器的設(shè)計(jì)與實(shí)現(xiàn)[J]. 科技信息, 2006,(12) [15] 林懷蔚,費(fèi)旻,邢瑋. 基于VHDL和MATLAB應(yīng)用結(jié)合的FIR數(shù)字濾波器設(shè)計(jì)[C]. 合肥: 中國(guó)科技大學(xué)出版社, 2007[16] Dillinger,. et al. A Logic Synthesis System for VHDL Design Description[J]. IEEE ICCAD89, Santa clara：Calif, 1989附錄A實(shí)現(xiàn)FIR濾波器的源程序subtype ROMbyte is signed (20 downto 0)。 type ROMARRAY is array (1 to 57) of ROMbyte。signal ROMDATA: ROMARRAY。coefficient: process(rst)begin process coefficientif(rst = 39。139。) thenfor i in 1 to 57 loopROMDATA(i) =“000000000000000000000”。end loop。elseROMDATA(1) =“111111111111000001111”。 ROMDATA(2) =“000000000001001001110”。 …………end ifend process coefficient。for j in 0 to 49 loopFSCLK =‘1’。d_in = sin v(j)。 wait for 11 us。 Ts=22us, fs=FSCLK =‘0’。wait for 11 us。 Ts=22us, fs=end loop。wr_data: process(rst,fsclk)beginif (rst =‘1’) thenfor k in 1 to 57 loopRAMDATA(k) =＂000000000000000000000＂。end loop。elsif fsclk’ event and fsclk = ‘1’thenfor k in 1 to 56 loopRAMDATA(k+1) = RAMDATA(k)。RAMDATA(1) = D_in。end loop。end if。end process wr_data。 type table is array (0 to 49) of signed(20 downto 0)signal sinv:table:=(“000000000000000000000”, sin 0。 line “000000000010000000100”, sin(176。)。line … … …“000000011111111111111”, sin(90176。)。line No. 26… … …“000000000100000000101”, sin(180176。 176。)。line “000000000010000000100”)。 sin(180176。 176。)。 line No. 50)for k in 0 to 99 loopfor j in 0 to 49 loopFSCLK =‘1’。d_in = sinv(j)。wait for 11 us。FSCLK =‘0’wait for 11 us。end loop 。 正半周采樣for j in 0 to 49 loopFSCLK =‘1’。d_in = sinv(j)。wait for 11 us。FSCLK = ‘0’。wait for 11 us。end loop。 負(fù)半周采樣filtering_data: process(fsclk)begin process rd_dataif (rst = ‘1’) thenfor k in 1 to 57 loopmulDATA(k) = “000000000000000000000000000000000000000000”。end loop。elsif fsclk event and fsclk =‘1’ thenfor k in 1 to 57 loopmulDATA(k) = RAMDATA(k)*ROMDATA(k)。end loop。end if。end process filtering_data。accumulation: process(fsclk)variable accu:signed(41 downto 0)。beginif (rst = ‘1’) thenD_OUT =“000000000000000000000”。accu:= “000000000000000000000000000000000000000000”。elsif fsclk39。event and fsclk = ‘1’ thenfor k in 1 to 57 loopaccu:= mulDATA(k) + accu。end loop。end if。end process accumulation。 D QCK QD QCK QD QCK QDINCLOCKKC1CnOUTOUT=D1*C1+D2*C2+…Dn*C