【導讀】然而，以前的模擬濾波器克服不了電壓漂移、溫度漂移和噪聲等問題，同時，也帶來了許多誤差和不穩(wěn)定因素。數(shù)字濾波器具有穩(wěn)定性高、精度高、設計靈。活、實現(xiàn)方便等突出優(yōu)點，因此解決了模擬濾波器無法解決的問題。我們需要的就是這種設計周期短，功能密度高，重組時間短的元器件。本文在FPGA元器件的基礎上，實現(xiàn)現(xiàn)代FIR數(shù)字濾波器功能。并且研究多種快速。的FIR數(shù)字濾波器的理論設計思想和程序設計方法。速普及和應用，發(fā)展?jié)摿κ志薮蟆，F(xiàn)在FPGA已經(jīng)發(fā)展到可以利用硬件乘加器、片內(nèi)。加、卷積、三角函數(shù)以及矩陣運算等數(shù)字信號處理。這樣可以完成信號處理的主要技。算的思路是將它們轉(zhuǎn)換成加減法，這是目前解決乘法運算的主流思想。QUARTUSⅡ中進行仿真驗證。其功能是對輸入離散信號的數(shù)字代碼進行運算處理，以達到改變信號頻譜的目的。在某種適度條件下，輸入到線性系統(tǒng)的一個沖擊完全可以表征系統(tǒng)。

　　

【正文】 arg。 begin abs_real = arg 0 ? arg : arg。 end endfunction //function abs_real // Component Instances filter u_filter ( .clk(clk)， .clk_enable(clk_enable)， .reset(reset)， .filter_in(filter_in)， .filter_out(filter_out) )。 基于 FPGA 的 FIR 數(shù)字濾波器 的 設計 25 initial begin // Constants filter_in_force [0] = $realtobits(+000)。 filter_in_force [1] = $realtobits(+000)。 filter_in_force [2] = $realtobits(+000)。 filter_in_force [3] = $realtobits(+000)。 … 系統(tǒng)無法實現(xiàn) real值得計算，于是這里需要我們用小數(shù)乘法器進行特殊單元的方案解決。于是我們要進行小數(shù)乘法器的設計 。 隨著 FPGA 的發(fā)展以及相應 EDA 軟件工具的成熟， FPGA 在高速數(shù)字信號處理領域得到了越來越廣泛的應用。而乘法，尤其是浮點乘法運算是數(shù)值計算 和數(shù)據(jù)分析中最常用的運算之一。目前，多數(shù) FPGA 上可以實現(xiàn)整數(shù)和標準邏輯矢量的乘法，但不支持浮點乘法運算， 因此使得 FPGA 在數(shù)值計算、數(shù)據(jù)分析和信號處理等方面受到了限制。本文采用適合于 FPGA 實現(xiàn)的自定義 26 位浮點數(shù)據(jù)格式，利用改進的基 4Boot h 編碼運算方式，以及 CSA和 4 2 壓縮器綜合的 Wallace 樹形結構，減少了部分積，使系統(tǒng)具有高速度，低功耗的特點，并且結構規(guī)則。在尾數(shù)的舍入中采用了基于預測和選擇的舍入方法，進一步提高了運算的速度，優(yōu)化了乘法器的性能。 與仿真 modulefix_mult ( clk， rst_n， in_a， in_b， x1， x2， x3， x4， x5， x6， x7， y_out )。 inputclk， rst_n。//時鐘和復位信號 input[31:0] in_a， in_b。//輸入的被乘數(shù)和乘數(shù) output[31:0] y_out。//輸出的乘積 /*寄存器類型變量 為了能更清楚的了解全處理過程， 特地設計為輸出的，不然仿真可能會被綜合掉 */ output[15:0] x1， x2， x3， x4。 output[0:0] x5。 output[29:0] x6。 output[31:0] x7。 ///////////////////////////////////////////////////// reg[31:0] y_out。 reg[15:0] x1， x2， x3， x4。 reg[0:0] x5。 reg[29:0] x6。 基于 FPGA 的 FIR 數(shù)字濾波器 的 設計 26 reg[31:0] x7。 always@ (posedgeclk ) begin if(!rst_n )//復位時，全部寄存 器變量清零 begin x1=1639。b0。 x2=1639。b0。 x3=1639。b0。 x4=1639。b0。 x5=139。b0。 x6=3039。b0。 x7=3239。b0。 y_out=3239。b0。 end else/ begin x1=in_a[31:16]。//截取 16 位被乘數(shù)， x2=in_b[31:16]。//截取 16 位乘數(shù) x3=(x1[15]==0)?x1:{x1[15]， ~x1[14:0]+139。b1}。 //據(jù)最高位判斷是否為負數(shù)， //若負數(shù)則把補 碼轉(zhuǎn)成原碼 x4=(x2[15]==0)?x2:{x2[15]， ~x2[14:0]+139。b1}。 x5=x3[15]^x4[15]。//兩數(shù)符號位相異或，得到乘積的符號位 x6=x3[14:0]*x4[14:0]。//兩數(shù)的數(shù)據(jù)位相乘 x7={x5， x6， 139。b0}。 //乘積由 1位符號位和 30 位數(shù)據(jù)位及 1位無關組成； //因為是小數(shù)，往低位生長，所以無關位放置最低位 y_out=(x7[31]==0)?x7:{x7[31]， ~x7[30:0]+139。b1}。 end end endmodule 基于 FPGA 的 FIR 數(shù)字濾波器 的 設計 27 小數(shù)乘法器的仿真結果如下圖 214所示： 圖 214小數(shù)乘法器仿真結果 全過程可以看成：把 32位的小數(shù)截取高 16 位左移 16位，變?yōu)?16位整數(shù)相乘得到 32位整數(shù)乘積后，右移 32位調(diào)整無關位的位置得到 32位小數(shù)，這樣就可以完成早期程序中的小數(shù)乘法功能，然后來進行設計中的 FPGA數(shù)字濾波器設計的優(yōu)化 。 在先前的設計中我們使用 Matlab進行綜合仿真設計，并且借助 FDAtool設計出濾波器。在Quartus 2的仿真中我們發(fā)現(xiàn)程序無法正常的完成運行，究其原因在于小數(shù)乘法器的問題。在原來的濾 波器中需要對每一個參數(shù)進行單獨設置，這樣會使得程序占有巨量的篇幅大大的增加了工作量和容錯度。于是，我們需求另外一種方法來解決這個問題，后來我們研究了移位算法。利用移位來把小數(shù)運算轉(zhuǎn)換成整數(shù)運算，這樣我們的 11階濾波器程序大大減少篇幅同時也增加了程序的可讀程度和穩(wěn)定程度。 第三章 濾波器仿真濾波 設置混合信號 在 Matlab中進行我們設計過的 FIR數(shù)字濾波器的仿真，首先我們啟動 Matlab中的 Simulink，啟動方式是直接在文本窗口中輸入命令 Simulink，或者點擊 Matlab中的快速啟 動按鈕。 基于 FPGA 的 FIR 數(shù)字濾波器 的 設計 28 圖 215 Simulink工具窗口圖 本論文模擬一個混合信號正弦波信號他包涵 了 10,30,60（ Hz） 的信號，在 Matlab模擬出來是這樣一個信號： Fs=200。 t=(1:200)/Fs。 x1=sin(2*pi*t*10)。 x2=sin(2*pi*t*30)。 x3=sin(2*pi*t*60)。 X= x1+ x2+ x3。 plot(t， X)。 title(39。楊成杰本科畢業(yè)設計混合正弦波信號 X(t)濾波前 39。)。 grid。 Module end //整個模擬濾波信號結束 //使用軟件仿真出待濾波信號 混合信號設定之后利用 Matlab工具進行模型仿真。 基于 FPGA 的 FIR 數(shù)字濾波器 的 設計 29 圖 216 Matlab中模擬的混合信號 然后在程序中設置好仿真模型如下圖（ 217） 圖 217 Simulink模型仿真 基于 FPGA 的 FIR 數(shù)字濾波器 的 設計 30 設置仿真參數(shù) 設置好仿真參數(shù)，對各個信號進行單獨修改和設置如下圖（ 218）： 圖 218 sin(2*pi*30*t)參數(shù)模塊 在主設置中，振幅 (Amplitude)設置為 1， 頻率（ Frequency）設置為 30Hz， 輸出混合為實常量，樣本時間為 1/1000， 采樣幀數(shù)設置為 1幀，以下不同頻率信號同理設置： 圖 219 sin(2*pi*10*t)參數(shù)模塊 基于 FPGA 的 FIR 數(shù)字濾波器 的 設計 31 圖 220 混合參數(shù)模塊 圖 221 仿真設計模塊 最后來設置仿真參數(shù)：在 Matlab模型窗口打開菜單 [Simulation:Configuration Parameters]。找到【 Simulation Configuration Parameters】 對話框，設置仿真參數(shù)如下 Configuration Parameters 設置完成之后運行：可以直接點擊模塊窗口中的 ，開始進行仿真。輸出結果如圖222所示： 圖222 濾波前信號波形圖 基于 FPGA 的 FIR 數(shù)字濾波器 的 設計 32 圖 223濾波后信號波形 圖 仿真總結 由上面的仿真結果輸出圖可以看出，所設計的數(shù)字帶通濾波器使混合輸入信號中頻率為 30Hz的正弦波信號通過，明顯的出現(xiàn)了帶中信號。而將頻率為 10Hz和 60Hz的正弦波信號大大衰減，從而達到濾波效果。用 Matlab Simulink仿真數(shù)字濾波器設計更加直觀，操作便捷，易于分析。 第四章 總結與展望 設計成果總結 在理論積累和重復實踐的基礎上，多種濾波器設計思路已經(jīng)相當成熟，設計出來的濾波器通過仿真概率高，仿真結果符合設計要求。 FIR數(shù)字濾波器的設計方式選擇更具有科學性和時效性 ，可以根據(jù)自己熟悉的軟件，需要的 FIR數(shù)字濾波器的精度， FIR數(shù)字濾波器的類型和濾波器階數(shù)來靈活選擇設計思路和方法。 設計心得 本次畢業(yè)設計主要包含了信號與系統(tǒng)，數(shù)字信號處理和 FPGA方面的相關知識。設計心得總結如下： 基于 FPGA 的 FIR 數(shù)字濾波器 的 設計 33 設計路徑優(yōu)化 確定好所需要設計的 FIR 數(shù)字濾波器濾波器后，首先對其進行性能需求分析，明確 FIR數(shù)字濾波器系統(tǒng)應該達到的各種性能指標，其次，擬定多種濾波器類型，對這些方案采用Matlab進行仿真，在這個過程中我們有許多的窗函數(shù)選擇和設計方法選擇，進行綜合分析和比較，選擇出最佳的濾波器類 型作為本設計方案，然后依據(jù)其性能指標編寫 Matlab 程序，確定二階節(jié)系數(shù)?；蛘咧苯舆M行 Verilog語言的編寫。 系統(tǒng)整體思維 細節(jié)決定整體，整體展現(xiàn)細節(jié)。我們的設計必須有系統(tǒng)的設計思維，把每一個細節(jié)都融入到整個系統(tǒng)中考慮，去發(fā)現(xiàn)整個 FIR數(shù)字濾波器系統(tǒng)的主觀性、完整性、穩(wěn)定性和仿真功能的實現(xiàn)，才能讓各個細節(jié)完美縫合，才能快速的完成性能優(yōu)越的硬件設計。 多做設計嘗試和總結 我們在 FIR數(shù)字濾波器的設計中遇到過很多困難甚至是障礙。但是我們必須堅持自己的設計思路，去尋找其他的解決方法比如本論文中所提到的小數(shù) 乘法器。這個本來是設計過程無法逾越的障礙，最后在老師的幫助下一樣做出的小數(shù)乘法器。并且我們要善于積累和總結讓障礙成為我們的另一種知識沉淀，這樣我們才能融會貫通，才能更善于發(fā)現(xiàn)問題和解決問題。 信心 無論在什么時候，科學的道路上永遠都是未知。我們應該一直堅持自己的原則，對學術不拋棄，對自己不放棄。這樣才能在這條充滿荊棘的路上走的更遠 ! 參考文獻 致謝