基于fpga的狀態(tài)機(jī)的實(shí)現(xiàn)-資料下載頁
2025-06-18 16:17本頁面
【正文】 end else next = S3。 end default:begin op = 0。 next = S0。 end endcase endendmodule五、 功能仿真在所建工程下添加test文件，用來進(jìn)行邏輯功能驗(yàn)證。試輸入二進(jìn)制數(shù)列010110111011110000進(jìn)行邏輯功能驗(yàn)證。并通過Modelsim軟件與ISE聯(lián)調(diào)生成對(duì)應(yīng)的狀態(tài)圖，如圖4所示。圖1 Moore型狀態(tài)機(jī)仿真波形圖圖2 Moore型狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換圖圖3 Mealy型狀態(tài)機(jī)仿真波形圖圖4 Mealy型狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換圖六、 綜合優(yōu)化綜合優(yōu)化將Verilog設(shè)計(jì)輸入翻譯成基本邏輯單元，根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，最后輸出標(biāo)準(zhǔn)格式的網(wǎng)表文件。再利用軟件以最優(yōu)的方式對(duì)邏輯軟件進(jìn)行邏輯元件布局，并準(zhǔn)確實(shí)現(xiàn)元件間的互連。圖5及圖6為ISE生成的RTL仿真電路圖。圖5 Moore型狀態(tài)機(jī)仿真電路圖圖6 Mealy型狀態(tài)機(jī)仿真電路圖七、 設(shè)計(jì)結(jié)果設(shè)計(jì)的源程序可以實(shí)現(xiàn)題目所提出的要求，并通過仿真進(jìn)行驗(yàn)證。從仿真結(jié)果可以看出，Mealy型狀態(tài)機(jī)的輸出在輸入變化的時(shí)候立刻發(fā)生變化，而Moore型狀態(tài)機(jī)在輸入變化后，還必須的等待時(shí)鐘的到來，時(shí)鐘使?fàn)顟B(tài)發(fā)生變化時(shí)才導(dǎo)致輸出的變化，所以比Mealy型狀態(tài)機(jī)要多等待一個(gè)時(shí)鐘周期。
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