基于fpga的狀態(tài)機(jī)的實(shí)現(xiàn)(專業(yè)版)
【正文】 end endcase endendmodule五、 功能仿真在所建工程下添加test文件，用來進(jìn)行邏輯功能驗(yàn)證。b00。 end S2:begin op = 0。四、 硬件描述語言輸入Moore型狀態(tài)機(jī)源程序module Moore( input din, input clk, input rst, output reg op )。一般來說，除了輸入部分和輸出部分外，有限狀態(tài)機(jī)還含有一組具有“記憶”功能的寄存器，這些寄存器的功能是記憶有限狀態(tài)機(jī)的內(nèi)部狀態(tài)，它們常被稱為狀態(tài)寄存器。b10,S3 = 239。 else next = S3。 end S1:begin op = 0。圖5及圖6為ISE生成的RTL仿真電路圖。 end end S3:begin if(din == 0) begin next = S0。b00,S1 = 239。 if(din == 0) next = S0?，F(xiàn)態(tài)現(xiàn)態(tài)輸入次態(tài)次態(tài)輸出00000000101001000001110010000010
范文總結(jié)相關(guān)推薦
鄂ICP備17016276號-1