【正文】 end process。 signal CLK133B : std_logic。 signal sc_cl : std_logic_vector(1 downto 0)。 clock :out std_logic。 RESET_N :in std_logic。 )。 SC_CL :in std_logic_vector(1 downto 0)。 ROWSIZE :integer:=12。 DATAIN :in std_logic_vector(DSIZE1 downto 0)。附件4：library ieee。)。 OE :in std_logic。 or do_reada = 39。 oe_shift(7) = 39。 elsif(SC_BL = 39。039。139。1111111139。))then do_lode_mode =39。039。) and (rp_done =39。039。 and rp_done =39。039。 do_reada =39。 signal oe2 : std_logic。end mand。 SC_RC :in std_logic_vector(1 downto 0)。 COLSIZE :integer:=9。)and(LOAD_REG2=39。)then LOAD_MODE=39。 if(CMD=39。039。039。 signal timer_zero : std_logic。 REFRESH :out std_logic。代碼示例如附件3. SDRAM控制器頂層模塊實際上在大型工程開發(fā)過程中很少用到圖形編輯工具，因為連接線較多不易連接，容易顯得雜亂，可讀性和可移植性都不強。而每當收到CMD_ACK為1時，表示CMD指令已經(jīng)發(fā)出并有效，此時就要發(fā)出NOP命令（CMD=000）。（2）刷新和預充SDRAM的存儲單元可以理解為一個電容，總是傾向于放電，因此必須有定時刷新周期以避免數(shù)據(jù)全失。系統(tǒng)上電時，F(xiàn)PGA首先從外部Flash中讀取配置數(shù)據(jù)，完成自身的程序加載，進入工作模式狀態(tài)。采集系統(tǒng)分模擬系統(tǒng)和數(shù)字系統(tǒng)，大多數(shù)字采集系統(tǒng)中，CMOS圖像傳感器是系統(tǒng)的成像部件，它是系統(tǒng)的“眼睛”，能夠捕獲高速運動物體的圖像，此模塊是將采集的模擬圖像轉(zhuǎn)化為數(shù)字信號輸出。相應的，對于并行采樣系統(tǒng)，如果采樣頻率達到50MHZ，數(shù)據(jù)量并行8bit以上。（4）圖像幀存讀寫模塊：將解碼后的數(shù)據(jù)經(jīng)由一個乒乓機制依次存放在兩片RAM中，每個里面剛好存放一幅圖像，通過乒乓機制使得兩塊存儲區(qū)域交替進行存儲輸入和顯示輸出，避免等待，提高速度。（1）SDRAM的初始化SDRAM在上電100~200μs后，必須由一個初始化進程來配置SDRAM的模式存儲器，模式存儲器的值決定SDRAM的工作模式。之后進行控制器的初始化配置工作，先發(fā)出指令LOADREG1給控制器載入模式字，再發(fā)出LOADREG2指令載入控制器的刷新計數(shù)器值，完成控制器初始化配置。代碼示例如附件2. 數(shù)據(jù)通路子模塊該模塊受OE信號的控制，使數(shù)據(jù)的進出和相應的操作指令在時序上同步。 NOP :out std_logic。 signal LOAD_REG2 : std_logic。 REFRESH =39。)then NOP=39。 else WRITEA=39。 end if。 end if。entity mand isgeneric( ASIZE :integer:=23。 PRECHARGE :in std_logic。 CAS_N :out std_logic。 signal do_rw : std_logic。039。039。039。) and (mand_done =39。039。 if((PRECHARGE =39。039。) or (do_lode_mode =39。)then rp_shift = 39。 oe1 = 39。)then oe_shift = (others = 39。 oe1 = 39。139。entity sdr_data_path isgeneric(DSIZE:integer:=32)。039。DATAOUT = DQIN。 ADDR :in std_logic_vector(ASIZE1 downto 0)。end sdr_sdram。 REFRESH :in std_logic。 RAS_N :out std_logic。 end ponent。 end ponent。 signal IDATAOUT : std_logic_vector(DSIZE1 downto 0)。 signal ref_ack : std_logic。 DQIN =DQ。else(others = 39。instantiate the mand modulemand1:mandgeneric map( ASIZE =ASIZE, DSIZE =DSIZE, ROWSIZE =ROWSIZE, COLSIZE =COLSIZE, BANKSIZE =BANKSIZE, ROWSTRAT =ROWSTRAT, COLSTART =COLSTART, BANKSTART =BANKSTART, )port map( CLK =CLK133, RESET_N =RESET_N, SADDR =SADDR, NOP =nop, READA =reada, WRITEA =writea, REFRESH =refresh, PRECHARGE =precharge, LOAD_MODE =load_mode, SC_CL =sc_cl, SC_RC =sc_rc, SC_RRD =sc_rrd, SC_PM =sc_pm, SC_BL =sc_bl, REF_REQ =ref_req, REF_ACK =ref_ack, CM_ACK =cm_ack, OE =oe, SA =ISA, BA =IBA, CS_N =ICS_N, CKE =ICKE, RAS_N =IRAS_N, CAS_N =ICAS_N, WE_N =IWE_N )。 signal sc_pm : std_logic。 end ponent。 REF_ACK :in std_logic。 port( CLK :in std_logic。 SC_PM :in std_logic。 ROWSTART :integer:=9。 SA :out std_logic_vector(11 downto 0)。 DSIZE :integer:=32。)。 DATAOUT :out std_logic_vector(DSIZE1 downto 0)。139。 oe2 = oe1。0000000139。 oe4 = 39。 rp_shift(3) = 39。 rw_flag = do_reada。039。) and (do_precharge =39。039。) and (REF_REQ =39。039。)。039。 signal rp_shift : std_logic_vector(3 downto 0)。 signal do_writea : std_logic。 SC_BL :in std_logic_vector(3 downto 0)。 COLSTART :integer:=0。139。039。139。00139。 load_reg1 =39。 signal SC_BL_int : std_logic_vector(3 downto 0)。 SC_CL :out std_logic_vector(1 downto 0)。附件1：library ieee。例如，CMD為001時，則會輸出do_read信號為1；CMD為010時，則會輸出do_write信號為1，在同一時刻，只會輸出一種有效的操作指令。（3）操作控制SDRAM的具體控制命令由一些專用控制引腳和地址線輔助完成。FPGA收到采集命令后，啟動采集視頻數(shù)據(jù)模塊、異步FIFO模塊和視頻解碼模塊進行解碼，將數(shù)據(jù)輪換寫到兩個幀存中，經(jīng)通信模塊送出，以上即為該系統(tǒng)的工作流程。二、總體方案設計方案1：圖像數(shù)據(jù)的傳輸通過USB總線技術完成系統(tǒng)的初始化以及將最終的傳輸信號準確無誤地傳送到上位機上。(3)將信號送到AD進行模數(shù)轉(zhuǎn)換。C總線對其內(nèi)部寄存器進行配置，使其按照一定的格式進行采樣。SDRAM器件的管腳分為控制信號、地址和數(shù)據(jù)3類。系統(tǒng)控制接口模塊用于接收系統(tǒng)的控制信號，進而產(chǎn)生不同的CMD命令組合；CMD命令解析模塊用于接收CMD命令并解碼成操作指令；命令響應模