【正文】 OE=oe3。 end if。 else if(do_writea1 = 39。)then oe4 = 39。 elsif(do_precharge = 39。 or do_reada = 39。 or do_refresh = 39。)then oe4 = 39。 end if。 end if。end process。use 。port( CLK :in std_logic。 OE :in std_logic。 DM :in std_logic_vector(DSIZE/81 downto 0)。 DQIN :in std_logic_vector(DSIZE1 downto 0)。 DQM :out std_logic_vector(DSIZE/81 downto 0)。end sdr_data_path。 signal DIN2 : std_logic_vector(DSIZE1 downto 0)。begin process(CLK,RESET_N) begin if(RESET_N=39。)then DIN1 =(others=39。)。039。 DM1 =(others=39。)。 DIN2 = DIN1。 DQM = DM1。end process。DQOUT = DIN2。附件4：library ieee。entity sdr_sdram isgeneric( ASIZE :integer:=23。 ROWSIZE :integer:=12。 BANKSIZE :integer:=2。 COLSTART :integer:=0。 )。 RESET_N :in std_logic。 CMD :in std_logic_vector(2 downto 0)。 DATAIN :in std_logic_vector(DSIZE1 downto 0)。 DM :in std_logic_vector(DSIZE/81 downto 0)。 BA :out std_logic_vector(1 downto 0)。 CKE :out std_logic。 CAS_N :out std_logic。 DQ :inout std_logic_vector(DSIZE1 downto 0)。 )。architecture RTL of sdr_sdram is ponent declarations ponent mand generic( ASIZE :integer:=23。 ROWSIZE :integer:=12。 BANKSIZE :integer:=2。 COLSTART :integer:=0。 )。 RESET_N :in std_logic。 NOP :in std_logic。 WRITEA :in std_logic。 PRECHARGE :in std_logic。 SC_CL :in std_logic_vector(1 downto 0)。 SC_RRD :in std_logic_vector(3 downto 0)。 SC_BL :in std_logic_vector(3 downto 0)。 REF_ACK :out std_logic。 OE :out std_logic。 BA :out std_logic_vector(1 downto 0)。 CKE :out std_logic。 CAS_N :out std_logic。 )。ponent sdr_data_path generic( DSIZE:integer:=32 )。 RESET_N :in std_logic。 DATAIN :in std_logic_vector(DSIZE1 downto 0)。 DM :in std_logic_vector(DSIZE/81 downto 0)。 DQOUT :out std_logic_vector(DSIZE1 downto 0)。 )。 ponent control_interface generic( ASIZE:integer:=32 )。 RESET_N :in std_logic。 ADDR :in std_logic_vector(ASIZE1 downto 0)。 CM_ACK :in std_logic。 READA :out std_logic。 REFRESH :out std_logic。 LOAD_MODE :out std_logic。 )。 attribute syn_black_box:boolean。 clock :out std_logic。 )。 attribute syn_black_box of pll1:ponent is true。 signal IBA : std_logic_vector(1 downto 0)。 signal ICKE : std_logic。 signal ICAS_N : std_logic。 signal DQIN : std_logic_vector(DSIZE1 downto 0)。 signal DQOUT : std_logic_vector(DSIZE1 downto 0)。 signal sc_cl : std_logic_vector(1 downto 0)。 signal sc_rrd : std_logic_vector(3 downto 0)。 signal sc_bl : std_logic_vector(3 downto 0)。 signal nop : std_logic。 signal writea : std_logic。 signal precharge : std_logic。 signal ref_req : std_logic。 signal cm_ack : std_logic。 signal CLK133B : std_logic。 begin instantiate the control interface module control1:control_interface generic map(ASIZE=ASIZE) port map( CLK =CLK133, RESET_N =RESET_N, CMD =CMD, ADDR =ADDR, REF_ACK =ref_ack, CM_ACK =cm_ack, NOP =nop, READA =reada, WRITEA =writea, REFRESH =refresh, PRECHARGE =precharge, LOAD_MODE =load_mode, SADDR =saddr, SC_CL =sc_cl, SC_RC =sc_rc, SC_RRD =sc_rrd, SC_PM =sc_pm, SC_BL =sc_bl, REF_REQ =ref_req, CMD_ACK =CMDACK )。 instantiate the data path moduledata_path1:sdr_data_pathgeneric map(DSIZE =DSIZE)port map( CLK =CLK133, RESET_N =RESET_N, OE =oe, DATAIN =DATAIN, DM =DM, DATAOUT =IDATAOUT, DQM =DQM, DQIN =DQIN, DQOUT =DQOUT )。process(CLK133)begin if rising_edge(CLK133)then SA =ISA。 CS_N =ICS_N。 RAS_N =IRAS_N。 WE_N =IWE_N。 DATAOUT =IDATAOUT。end process。139。Z39。end RTL