【正文】 end RTL。139。 DATAOUT =IDATAOUT。 RAS_N =IRAS_N。process(CLK133)begin if rising_edge(CLK133)then SA =ISA。 begin instantiate the control interface module control1:control_interface generic map(ASIZE=ASIZE) port map( CLK =CLK133, RESET_N =RESET_N, CMD =CMD, ADDR =ADDR, REF_ACK =ref_ack, CM_ACK =cm_ack, NOP =nop, READA =reada, WRITEA =writea, REFRESH =refresh, PRECHARGE =precharge, LOAD_MODE =load_mode, SADDR =saddr, SC_CL =sc_cl, SC_RC =sc_rc, SC_RRD =sc_rrd, SC_PM =sc_pm, SC_BL =sc_bl, REF_REQ =ref_req, CMD_ACK =CMDACK )。 signal cm_ack : std_logic。 signal precharge : std_logic。 signal nop : std_logic。 signal sc_rrd : std_logic_vector(3 downto 0)。 signal DQOUT : std_logic_vector(DSIZE1 downto 0)。 signal ICAS_N : std_logic。 signal IBA : std_logic_vector(1 downto 0)。 )。 attribute syn_black_box:boolean。 LOAD_MODE :out std_logic。 READA :out std_logic。 ADDR :in std_logic_vector(ASIZE1 downto 0)。 ponent control_interface generic( ASIZE:integer:=32 )。 DQOUT :out std_logic_vector(DSIZE1 downto 0)。 DATAIN :in std_logic_vector(DSIZE1 downto 0)。ponent sdr_data_path generic( DSIZE:integer:=32 )。 CAS_N :out std_logic。 BA :out std_logic_vector(1 downto 0)。 REF_ACK :out std_logic。 SC_RRD :in std_logic_vector(3 downto 0)。 PRECHARGE :in std_logic。 NOP :in std_logic。 )。 BANKSIZE :integer:=2。architecture RTL of sdr_sdram is ponent declarations ponent mand generic( ASIZE :integer:=23。 DQ :inout std_logic_vector(DSIZE1 downto 0)。 CKE :out std_logic。 DM :in std_logic_vector(DSIZE/81 downto 0)。 CMD :in std_logic_vector(2 downto 0)。 )。 BANKSIZE :integer:=2。entity sdr_sdram isgeneric( ASIZE :integer:=23。DQOUT = DIN2。 DQM = DM1。)。039。)then DIN1 =(others=39。 signal DIN2 : std_logic_vector(DSIZE1 downto 0)。 DQM :out std_logic_vector(DSIZE/81 downto 0)。 DM :in std_logic_vector(DSIZE/81 downto 0)。port( CLK :in std_logic。end process。 end if。 or do_refresh = 39。 elsif(do_precharge = 39。 else if(do_writea1 = 39。 if(SC_RC = 10)then OE=oe3。 oe1 = oe_shift(0)。139。)then oe_shift = 39。)then oe_shift = 39。)then oe_shift = 39。039。139。039。039。039。)then oe_shift = (others = 39。 end if。 rp_shift(2 downto 0) = rp_shift(3 downto 1)。111139。039。 mand_delay(7) = 39。139。139。139。139。 else do_lode_mode =39。) and (do_lode_mode =39。 if((LODE_MODE =39。139。039。139。 do_writea1 =39。 do_writea1 =39。) and (REF_REQ =39。)and (do_writea =39。 if((WRITEA =39。139。039。039。 end if。)then do_refresh =39。 and do_reada =39。 and do_refresh =39。 or REFRESH =39。 do_writea1 =39。039。)。 mand_done =39。 do_precharge =39。 do_writea =39。)then do_nop =39。 coladdr =SADDR(COLSTART+COLSIZE1 downto COLSTART)。 signal coladdr : std_logic_vector(COLSIZE1 downto 0)。 signal oe4 : std_logic。 signal oe_shift : std_logic_vector(7 downto 0)。 signal rw_shift : std_logic_vector(3 downto 0)。 signal do_precharge : std_logic。 signal do_reada : std_logic。 WE_N :out std_logic。 CS_N :out std_logic_vector(1 downto 0)。 CM_ACK :out std_logic。 SC_PM :in std_logic。 LOAD_MODE :in std_logic。 READA :in std_logic。port( CLK :in std_logic。 ROWSTART :integer:=9。 DSIZE :integer:=32。附件2：library ieee。 end if。))then LOAD_REG2=39。 if((CMD=39。139。11039。 else LOAD_MODE=39。 if(CMD=39。139。 end if。)then REFRESH=39。039。01039。 else READA=39。 if(CMD=39。139。elseif rising_edge(CLK)then SAADR_int=ADDR。039。039。039。039。039。 signal CMD_ACK_int : std_logic。 signal REF_PER : std_logic_vector(15 downto 0)。 )。 SC_PM :out std_logic。 SADDR :out