【正文】 該寄存器預(yù)設(shè)用戶定義的自動刷新計(jì)數(shù)值，用于SDRAM的刷新周期預(yù)設(shè)。上述3類寄存器的預(yù)設(shè)值都是系統(tǒng)控制接口模塊在初始化時(shí)通過SADDR傳送給來的。收到各類操作指令后，該模塊會反饋給CMD命令解析模塊cmdack信號為1，并最終反饋到系統(tǒng)控制接口模塊的CMDACK信號為1，如果沒有收到任何操作指令，則cmdack=0，CMDACK信號為0。代碼示例如附件2. 數(shù)據(jù)通路子模塊該模塊受OE信號的控制，使數(shù)據(jù)的進(jìn)出和相應(yīng)的操作指令在時(shí)序上同步。OE為1時(shí)，數(shù)據(jù)可由DQ腳寫入SDRAM，OE為0時(shí)，數(shù)據(jù)可從SDRAM的DQ腳讀出。因?yàn)槭莾?nèi)部模塊，所以應(yīng)該盡量避免使用雙向端口，因此在這里DQ的輸入輸出作用分別用端口DQIN和DQOUT代替，在頂層模塊調(diào)用時(shí)再使用OE信號實(shí)現(xiàn)三態(tài)雙向傳輸。代碼示例如附件3. SDRAM控制器頂層模塊實(shí)際上在大型工程開發(fā)過程中很少用到圖形編輯工具，因?yàn)檫B接線較多不易連接，容易顯得雜亂，可讀性和可移植性都不強(qiáng)。因此大多數(shù)模塊調(diào)用都是通過代碼形式來調(diào)用的，讀者要熟悉并習(xí)慣使用在程序中調(diào)用另一個(gè)子模塊的方式。附件4是SDRAM控制器頂層模塊代碼示例，通過這種調(diào)用方式將其他子模塊融合在一個(gè)統(tǒng)一的大工程下。附件1：library ieee。use 。use 。entity control_interface isgeneric(ASIZE:integer:=32)。port( CLK :in std_logic。 RESET_N :in std_logic。 CMD :in std_logic_vector(2 downto 0)。 ADDR :in std_logic_vector(ASIZE1 downto 0)。 REF_ACK :in std_logic。 CM_ACK :in std_logic。 NOP :out std_logic。 READA :out std_logic。 WRITEA :out std_logic。 REFRESH :out std_logic。 LOAD_MODE :out std_logic。 SADDR :out std_logic_vector(ASIZE1 downto 0)。 SC_CL :out std_logic_vector(1 downto 0)。 SC_RC :out std_logic_vector(1 downto 0)。 SC_RRD :out std_logic_vector(3 downto 0)。 SC_PM :out std_logic。 SC_BL :out std_logic_vector(3 downto 0)。 REF_REQ :out std_logic。 CMD_ACK :out std_logic。 )。end control_interface。architecture RTL of control_interface is signal declarations signal LOAD_REG1 : std_logic。 signal LOAD_REG2 : std_logic。 signal REF_PER : std_logic_vector(15 downto 0)。 signal timer : signed(15 downto 0)。 signal timer_zero : std_logic。 signal SAADR_int : std_logic_vector(ASIZE1 downto 0)。 signal CMD_ACK_int : std_logic。 signal SC_BL_int : std_logic_vector(3 downto 0)。begin This module decodes the mands from the CMD input to individual mand lines,NOP,READA,WRITEA,REFRESH,PRECHARGE,LOAD_MODE。 ADDR is register in order to keep it aligned with decoded mand. process(CLK,RESET_N) begin if(RESET_N=39。039。)then NOP =39。039。 READA =39。039。 WRITEA =39。039。 REFRESH =39。039。 PRECHARGE =39。039。 LOAD_MODE =39。039。 load_reg1 =39。039。 load_reg2 =39。039。 SAADR_int =(others=39。039。)。elseif rising_edge(CLK)then SAADR_int=ADDR。 if(CMD=39。00039。)then NOP=39。139。 else NOP=39。039。 end if。 if(CMD=39。00139。)then READA=39。139。 else READA=39。039。 end if。 if(CMD=39。01039。)then WRITEA=39。139。 else WRITEA=39。039。 end if。 if(CMD=39。01139。)then REFRESH=39。139。 else REFRESH=39。039。 end if。 if(CMD=39。10039。)then PRECHARGE=39。139。 else PRECHARGE=39。039。 end if。 if(CMD=39。10139。)then LOAD_MODE=39。139。 else LOAD_MODE=39。039。 end if。 if((CMD=39。11039。)and(LOAD_REG1=39。039。))then LOAD_REG1=39。139。 else LOAD_REG1=39。039。 end if。 if((CMD=39。11139。)and(LOAD_REG2=39。039。))then LOAD_REG2=39。139。 else LOAD_REG2=39。039。 end if。 end if。end process。.......End RTL。附件2：library ieee。use 。use 。entity mand isgeneric( ASIZE :integer:=23。 DSIZE :integer:=32。 ROWSIZE :integer:=12。 COLSIZE :integer:=9。 BANKSIZE :integer:=2。 ROWSTART :integer:=9。 COLSTART :integer:=0。 BANKSTART :integer:=20。 )。port( CLK :in std_logic。 RESET_N :in std_logic。 SADDR :in std_logic_vector(ASIZE1 downto 0)。 NOP :in std_logic。 READA :in std_logic。 WRITEA :in std_logic。 REFRESH :in std_logic。 PRECHARGE :in std_logic。 LOAD_MODE :in std_logic。 SC_CL :in std_logic_vector(1 downto 0)。 SC_RC :in std_logic_vector(1 downto 0)。 SC_RRD :in std_logic_vector(3 downto 0)。 SC_PM :in std_logic。 SC_BL :in std_logic_vector(3 downto 0)。 REF_REQ :in std_logic。 REF_ACK :out std_logic。 CM_ACK :out std_logic。 OE :out std_logic。 SA :out std_logic_vector(11 downto 0)。 BA :out std_logic_vector(1 downto 0)。 CS_N :out std_logic_vector(1 downto 0)。 CKE :out std_logic。 RAS_N :out std_logic。 CAS_N :out std_logic。 WE_N :out std_logic。 )。end mand。architecture RTL of mand is signal declarations signal do_nop : std_logic。