基于fpga的異步收發(fā)器程序設(shè)計-文庫吧
2025-06-03 14:28 本頁面
【正文】 于高電位，當收到發(fā)送數(shù)據(jù)指令后，拉低線路一個數(shù)據(jù)位的時間T，接著數(shù)據(jù)按低位到高位依次發(fā)送，數(shù)據(jù)發(fā)送完畢后，接著發(fā)送奇偶校驗位和停止位（停止位為高電位），一幀數(shù)據(jù)發(fā)送結(jié)束。接收數(shù)據(jù)過程：空閑狀態(tài)，線路處于高電位，當檢測到線路的下降沿（線路電位由高電位變?yōu)榈碗娢唬┱f明線路有數(shù)據(jù)傳輸，按照約定的波特率從低位到高位接收數(shù)據(jù)，數(shù)據(jù)接收完畢后，接著接收并比較奇偶校驗位是否正確，如果正確則通知后續(xù)設(shè)備準備接收數(shù)據(jù)或存入緩存。2 UART的設(shè)計與實現(xiàn) UART發(fā)送器串行發(fā)送數(shù)據(jù)時每秒鐘發(fā)送的比特個數(shù)稱之為波特率，常用串行口波特率有9600、19200、115200等多種。UART的數(shù)據(jù)幀的形式分組發(fā)送數(shù)據(jù)，以8位數(shù)據(jù)位、1位起始位和1位停止位的幀格式為例，每一個數(shù)據(jù)幀由10位數(shù)據(jù)構(gòu)成，首先是一個低電平起始位來標志幀開始，隨后由低至高發(fā)送8位數(shù)據(jù)，最后是1位高電平的停止位。在邏輯結(jié)構(gòu)上，每秒9600次的發(fā)送節(jié)拍由波特率發(fā)生器產(chǎn)生，它是一個參數(shù)化、分頻比的整數(shù)分頻器。這里使用邊沿邏輯，對于分頻時鐘的占空比并沒有要求，所以直接用模n計算器進行分頻。9600Hz的時鐘信號驅(qū)動10bit的一位計數(shù)器，將數(shù)據(jù)總線上載入的8bit數(shù)據(jù)加上起始位和停止位后由低到高依次移除。發(fā)送邏輯的結(jié)構(gòu)框圖如圖三所示： 圖三 發(fā)送結(jié)構(gòu)框圖UART發(fā)送器的發(fā)送流程圖如圖四所示：圖四 UART發(fā)送器的發(fā)送流程圖 UART接收器UART是異步傳輸接口，沒有時鐘信號同步。所以接收端需要進行過采樣來保證數(shù)據(jù)的接收，RS232標準規(guī)定的過采樣率是以發(fā)送波特率的16倍時鐘對數(shù)據(jù)進行檢測。UART接收邏輯通過檢測TxD上起始位的下降沿作為幀同步標準，這樣就相當于把每個位分成了16份，為了避免干擾取16份中位于中部的8三個采樣進行判別，以它們中兩個或兩個以上相同的值作為采樣結(jié)果。接收器結(jié)構(gòu)框圖如圖五所示：圖五 接收結(jié)構(gòu)框圖接收器的接收原理流程圖如圖六所示：圖六 接收器的接收原理流程圖圖八所示的是共陽數(shù)碼管及其電路，其中每個數(shù)碼管的8個段： h、g、f、e、d、c、b、a（h是小數(shù)點）都連在一起。圖九是4 位數(shù)碼掃描顯示電路，4個數(shù)碼管分別由4個選通信號k1~k4來選擇。被選通的數(shù)碼管顯示數(shù)據(jù)。例如，在某一時刻，k3為低電平，其余選通信號為高電平，這時僅k3對應的數(shù)碼管顯示來自段信號端的數(shù)據(jù)，就必須使得4個選通信號k1~k4分別被單獨選通，與此同時，在段信號輸入口加上希望在該對應數(shù)碼管上顯示的數(shù)據(jù)，于是隨著選通信號的掃變，就能實現(xiàn)掃描顯示的目的。共陽數(shù)碼管及其電路示意圖如圖七所示：圖七 共陽數(shù)碼管及其電路4位數(shù)碼掃描電路的示意圖如圖八所示： 圖八 4位數(shù)碼掃描電路 波特率發(fā)生器UART的接收和發(fā)送是按照相同的波特率進行收發(fā)的。波特率發(fā)生器產(chǎn)生的時鐘頻率不是波特率時鐘頻率，而是波特率時鐘頻率的16倍，目的是為在接收時進行精確地采樣，以提出異步的串行數(shù)據(jù)。 UART設(shè)計總模塊將發(fā)送器和接收器模塊組裝起來，就能較容易地實現(xiàn)通用異步收發(fā)器總模塊，而且硬件實現(xiàn)不需要很多資源，尤其能較靈活地嵌入到FPGA/CPLD的開發(fā)中。UART設(shè)計流程圖如圖九所示：以超聲波作為檢測手段，必須產(chǎn)生超聲波和接收超聲波。完成這種功能的裝置就是超聲波傳感器，習慣上稱為超聲換能器，或者超聲探頭。超聲波探頭主要由壓電晶片組成，既可以發(fā)射超聲波，也可以接收超聲波。小功率超聲探頭多作探測作用。它有許多不同的結(jié)構(gòu)，可分直探頭（縱波）、斜探頭（橫波）、表面波探頭（表面波）、蘭姆波探頭（蘭姆波）、雙探頭（一個探頭反射、一個探頭接收）等。 UART系統(tǒng)組成 FPGA UART由三個子模塊組成：（1）波特率發(fā)生器；（2）接收模塊；（3）發(fā)送模塊. 頂層模塊 異步收發(fā)器的頂層模塊由波特率發(fā)生器、UART接收器和UART發(fā)送器構(gòu)成。UART發(fā)送器的用途是將準備輸出的并行數(shù)據(jù)按照基本UART幀格式轉(zhuǎn)為TXD信號串行輸出。UART接收器接收RXD串行信號，并將其轉(zhuǎn)化為并行數(shù)據(jù)。波特率發(fā)生器就是專門產(chǎn)生一個遠遠高于波特率的本地時鐘信號對輸入RXD不斷采樣，使接收器與發(fā)送器保持同步n 文件名：。n 功能：頂層映射。n library IEEE。n use 。n use 。use 。n entity top isn Port (clk32mhz,reset,rxd,xmit_cmd_p_in:in stdn 總的輸入輸出信號的定義 n rec_ready,txd_out,txd_done_out:out std_logic。 n txdbuf_in:in std_logic_vector(7 downto 0)。 待發(fā)送數(shù)據(jù)輸入n rec_buf:out std_logic_vector(7 downto 0))。 接收數(shù)據(jù)緩沖n end top。n architecture Behavioral of top isn ponent recievern Port (bclkr,resetr,rxdr:in std_logic。n r_ready:out std_logic。n rbuf:out std_logic_vector(7 downto 0))。n end ponent。
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