基于fpga的異步收發(fā)器程序設(shè)計(jì)-wenkub
2023-07-03 14:28:58 本頁面
【正文】 接口、控制邏輯、波特率發(fā)生器、發(fā)送部分和接收部分等組成。 UART主要有由數(shù)據(jù)總線接口、控制邏輯、波特率發(fā)生器、發(fā)送部分和接收部分等組成。下面的設(shè)計(jì)就是用VHDL來完成實(shí)現(xiàn)的。特別是進(jìn)入20世紀(jì)90年代后，電子系統(tǒng)已經(jīng)從電路板級(jí)系統(tǒng)集成發(fā)展成為包括ASIC、FPGA/CPLD和嵌入系統(tǒng)的多種模式。實(shí)現(xiàn)了基于FPGA的UART基本功能設(shè)計(jì)，并給出了UART的軟件編程實(shí)例.關(guān)鍵字：Verilog HDL；FPGA；UARTBased on SCM ultrasonic ranging system Design（ YiChun University Physical science and engineering institute of technology Li Yang）Abstract: this paper briefly introduces the basic function of UART, the Verilog HDL language as a description of the hardware function, using modular design method to design the general asynchronous transceiver module, receive send the module and baud rate generator. Realized the basic function of UART which based on FPGA , and gives the UART software programming examples. Key word: Verilog HDL。 FPGA?？梢哉fEDA產(chǎn)業(yè)已經(jīng)成為電子信息類產(chǎn)品的支柱產(chǎn)業(yè)。1 . UART簡介UART（即Universal Asynchronous Receiver Transmitter 通用異步收發(fā)器）是一種應(yīng)用廣泛的短距離串行傳輸接口。功能較為簡單，但使用方便、占用資源少，可以靈活地嵌入到各種設(shè)計(jì)之中。 UART的幀格式UART是異步通信方式，發(fā)送方和接收方分別有各自獨(dú)立的時(shí)鐘，傳輸?shù)乃俣扔呻p方約定，使用起止式異步協(xié)議。從圖中可以看出，這種格式是靠起始位和停止位來實(shí)現(xiàn)字符的界定或同步的，故稱為起止式協(xié)議。UART串行數(shù)據(jù)傳輸?shù)氖疽鈭D如圖二所示：19圖二 串行數(shù)據(jù)傳輸發(fā)送數(shù)據(jù)過程：空閑狀態(tài)，線路處于高電位，當(dāng)收到發(fā)送數(shù)據(jù)指令后，拉低線路一個(gè)數(shù)據(jù)位的時(shí)間T，接著數(shù)據(jù)按低位到高位依次發(fā)送，數(shù)據(jù)發(fā)送完畢后，接著發(fā)送奇偶校驗(yàn)位和停止位（停止位為高電位），一幀數(shù)據(jù)發(fā)送結(jié)束。在邏輯結(jié)構(gòu)上，每秒9600次的發(fā)送節(jié)拍由波特率發(fā)生器產(chǎn)生，它是一個(gè)參數(shù)化、分頻比的整數(shù)分頻器。所以接收端需要進(jìn)行過采樣來保證數(shù)據(jù)的接收，RS232標(biāo)準(zhǔn)規(guī)定的過采樣率是以發(fā)送波特率的16倍時(shí)鐘對數(shù)據(jù)進(jìn)行檢測。被選通的數(shù)碼管顯示數(shù)據(jù)。 UART設(shè)計(jì)總模塊將發(fā)送器和接收器模塊組裝起來，就能較容易地實(shí)現(xiàn)通用異步收發(fā)器總模塊，而且硬件實(shí)現(xiàn)不需要很多資源，尤其能較靈活地嵌入到FPGA/CPLD的開發(fā)中。小功率超聲探頭多作探測作用。UART接收器接收RXD串行信號(hào)，并將其轉(zhuǎn)化為并行數(shù)據(jù)。n use 。 n txdbuf_in:in std_logic_vector(7 downto 0)。n r_ready:out std_logic。ponent transfern Port (bclkt,resett,xmit_cmd_p:in std_logic。n end ponent。n signal b:std_logic。end Behavioral 波特率發(fā)生器實(shí)際上就是一個(gè)分頻器。library IEEE。entity baud is Port (clk,resetb:in std_logic。begin if resetb=39。039。 設(shè)置分頻系數(shù) else t:=t+1。 end if。然而，為了避免毛刺影響，能夠得到正確的起始位信號(hào)，必須要求接收到的起始位在波特率時(shí)鐘采樣的過程中至少有一半都是屬于邏輯0才可認(rèn)定接收到的是起始位。n 在這個(gè)狀態(tài)下，UART的發(fā)送器一直在等待一個(gè)數(shù)據(jù)幀發(fā)送命令XMIT_CMD。n 當(dāng)XMIT_CMD_P=‘1’，狀態(tài)機(jī)轉(zhuǎn)入X_START，準(zhǔn)備發(fā)送起始位。 X_SHIFT狀態(tài)n 當(dāng)狀態(tài)機(jī)處于這一狀態(tài)時(shí)，實(shí)現(xiàn)待發(fā)數(shù)據(jù)的并串轉(zhuǎn)換。 UART發(fā)收器程序設(shè)計(jì)library IEEE。entity transfer is generic(framlent:integer:=8)。 txd_done:out std_logic)。signal tt:integer:=0。begin if resett=39。039。139。 else state=x_idle。 else xt16:=xt16+1。 end if。 else state=x_shift。 end if。 狀態(tài)4，將待發(fā)數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換 when x_stop= 狀態(tài)5，停止位發(fā)送狀態(tài) if xt16=01111 then if xmit_cmd_p=39。 else xt16:=xt16。139。 state=x_
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