【正文】 ，因此，工作時需要對片內(nèi)的 RAM進行編程。 FPGA的編程無須專用的 FPGA編程器，只須用通用的 EPROM、 PROM編程器即可。 FPGA有多種配置模式：并行主模式為一片 FPGA加一片 EPROM的方式；主從模式可以支持一片 PROM編程多片 FPGA；串行模式可以采用串行 PROM編程 FPGA；外設(shè)模式可以將 FPGA作為微處理器的外設(shè)，由微處理器對其編程。 3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式。 搶答器 系 統(tǒng)設(shè)計 方案 根據(jù)系 統(tǒng)設(shè)計 要求可知，系 統(tǒng) 的 輸 入信 號 有：各 組 的 搶 答按 鈕 4，系 統(tǒng)清 零信號 CLR，系 統(tǒng)時鐘 信 CLK， 計 分 復(fù) 位端 RST，加分按 鈕 端 ADD， 計時預(yù) 置控制端 LDN， 計時 使能端 EN， 計時預(yù) 置 數(shù) 據(jù) 調(diào) 整按 鈕 TA、 TB；系 統(tǒng) 的 輸 出信 號 有：四 個組搶 答成功 與 否的指示燈控制信 號輸 出口 LEDA、 LEDB、 LEDC、 LEDD，四 個組搶 答 時 的 計時數(shù)碼顯 示控制信 號 若干， 搶答成功 組別顯 示的控制信 號 若干 ，各 組計 分 動態(tài)顯 示的控制信 號 若干。答題結(jié)束，如正確回答問題，則加分信號有效，如回答錯誤，則減分信號有效，計分模塊給相應(yīng)的參賽組加分。 圖 23 搶答器原理圖 圖 24 顯示蜂鳴原理圖 第 6 頁 西華大學 課程 設(shè)計說明書 圖 25 EP1C3T144C8 接口原理圖 系統(tǒng)的工作原理如下：當主持人按下使能端 EN 時，搶答器開始工作， 4 四位搶答者誰最先搶答成功則此選手的臺號燈（ LED1~LED4）將點亮，并且主 持人前的組別顯示數(shù)碼管講顯示出搶答成功者的臺號；接下來主持人提問，若回答正確，主持人按加分按鈕，搶答積分模塊將給對應(yīng)的組加分，并將組的總分顯示在對應(yīng)的選手計分數(shù)碼管上。 // 一開始時聲明有哪些端口 input clk,inputEn,inputL1,inputL2,inputL3,inputL4。//輸出口 reg Sig1=139。b1。b0。d0。//初始化各個標志位和參數(shù) Sig1=139。 Sig3=139。//各個按鍵對應(yīng)的 LED 控制端 Led=839。 Buzzer=139。b0)//如果按鍵 1 按下 begin EnFlat=139。//對應(yīng)的 LED 點亮 Led=839。 BuClk=139。b0。b00011010。b0)//如果按鍵 3 按下 begin EnFlat=139。 Led=839。 end else if(inputL4==139。b0。b1。//蜂鳴器發(fā)聲 BuL = BuL + 839。d0。b1。團隊合作，不懂就要向別人請教。還有我們還需要去不斷的鍛煉 我們的創(chuàng)新思維 ，只有這樣該課 程設(shè)計才能發(fā)揮最大的作用。b1) begin if(inputL1==139。 Led2=839。 end else if(inputL2==139。 Led2=839。 end else if(inputL3==139。 Led2=839。 end else if(inputL4==139。 Led2=839。 end end End 第 13 頁 西華大學 課程 設(shè)計說明書 加減分數(shù)模塊 f(answer ==3’d1)//第一組加減分 begin begin if(add) score1=score1+1。 //當主持人判定選手的回答正確時，按下 add 鍵進行加分操作 else if(stu) score2=score21。 //當主持人判定選手的回答錯誤時，按下 stu 鍵進行減分操作 end score=score3。 End 倒計時模塊 begin if(EnFlat==139。 else begin t=3239。b1。 BuClk=139。b0。d255) //當?shù)竭_延時的時間時關(guān)掉蜂鳴器 begin BuL=839。 //蜂鳴器標志位復(fù)位 Buzzer=139。 //重置各個標志位和參數(shù) 第 15 頁 西華大學 課程 設(shè)計說明書 Led1=839。 //選手號靜態(tài)數(shù)碼管 (數(shù)碼管為共陽極 )的控制端 ,有 8 位 Led3=839。 //蜂鳴器標志位重置 Buzzer=139。 score3=4’d5。h0: Led3 = 839。hf9。 //顯示 2 439。h4: Led3 = 839。h92。 //顯示 6 439。h8: Led3 = 839。h90。 //顯示 default:Led3 = 839。 主要參考資料： 王金明 .數(shù)字系統(tǒng)設(shè)計與 Verilog HDL[M].北京：電子工業(yè)出版社 .2020 潘松，黃繼業(yè) .EDA 技術(shù)實用教程 [M].北京：科學出版社 .2020 西華大學 課程 設(shè)計說明書 年 月 日 西華大學電氣信息學院 課 程 設(shè) 計 考 核 表 課程設(shè) 計名稱 EDA 技術(shù)課程設(shè)計 課程設(shè)計題目 基于 FPGA 智力搶答器的設(shè)計 學生姓名 何 任 董興家 張 帥 年級 2020 級 專業(yè) 信息工程 學號 362020080609210 362020080609204 362020080609205 指導(dǎo)教師 楊坤明 職稱 副教授 單位 信息工程系 課程設(shè)計起止日期 評語： 指導(dǎo)教師 ： 年 月 日 課程設(shè)計成績： 系（部）審核意見： 簽 字： 西華大學 課程 設(shè)計說明書 課 程 設(shè) 計 說 明 書 課程設(shè)計名稱： EDA 技術(shù)課程設(shè)計 題 目： 基于 FPGA 智力搶答器的設(shè)計 專 業(yè)： 信息工程 年 級： 2020