【正文】 中定位 (布局 ) ,并使用器件內(nèi)的連線資源按照網(wǎng)表中的連接關(guān)系連接起來 (布線 ) 同時(shí)要滿足引腳分配、時(shí)鐘線的分配等約束條件。 6) 布線前門級(jí)仿真 : 是門級(jí)功能仿真 , 一般不考慮延時(shí)。一般綜合工具能將轉(zhuǎn)換后的結(jié)果顯示為 RTL 級(jí)原理圖 , 也能將網(wǎng)表顯示為門級(jí)原理圖。綜合的過程是translate (轉(zhuǎn)換 ) + map (映射 ) +optimize (優(yōu)化 )。門級(jí)的結(jié)構(gòu)描述稱之為網(wǎng)表。仿真的過程是先對(duì)源代碼進(jìn)行編譯 , 檢查是否有語法錯(cuò)誤。 4) 功能仿真 : 也叫 RTL 級(jí)仿真 , 是指不考慮延時(shí)信息的一種仿真 , 只能驗(yàn)證RTL 級(jí)的行為描述是否能達(dá)到所要求的功能。這種轉(zhuǎn)化稱之為高層次綜合或者行為級(jí)綜合。 EDA 綜合軟件只能將 RTL 級(jí)描述綜合成邏輯電路。這種系統(tǒng)算法級(jí)行為域的描述可以盡量使用最簡(jiǎn)潔的語句而不必過多地考慮其硬件實(shí)現(xiàn)的諸因素 , 所 以能較快建立系統(tǒng)行為模型 , 進(jìn)行行為仿真。一部分在軟件中設(shè)置 , 一部分以約束文件的形式存在。仿真時(shí)它作為最頂層的文件 , 從而可以觀察 FPGA 的輸出是否正確。其實(shí) , 在廠家提供的工藝庫中 , RAM 模型有行為級(jí)模型、門級(jí)模型、版圖級(jí)模型等。 FPGA 的設(shè)計(jì)流程和相關(guān)概念說明如下 : 庫 : 指 FPGA 器件廠家提供的工藝庫和 EDA 工具提供的標(biāo)準(zhǔn)通用庫 (如 IEEE 庫等 )。但在實(shí)際情況中往往把算法級(jí)行為域描述或者 RTL 級(jí)行為域描述都稱為行為級(jí)描述。修改后要重南昌航空大學(xué)學(xué)士學(xué)位論文 4 新走一遍流程。圖 所示即為Cyclone 系列的 FPGA 芯片的邏輯單元 (LE)組成 . 圖 Cyclone系列 FPGA芯片的邏輯單元 (LE)組成 FPGA 的設(shè)計(jì)流程 FPGA 設(shè)計(jì)流程包括系統(tǒng)設(shè)計(jì)和設(shè)計(jì)實(shí)現(xiàn) , 系統(tǒng)方案完成之后即進(jìn)入設(shè)計(jì)實(shí)現(xiàn)階段的工作 , 它以系統(tǒng)方案為輸入 , 進(jìn)行 RTL 級(jí)描述、功能仿真 (RTL 級(jí)仿真 )、邏輯綜合、布線前門級(jí)仿真、適配 (布局布線 )、時(shí)序仿真 (布線后門級(jí)仿真 )、時(shí)序分析、器件編程、系統(tǒng)驗(yàn)證一系列流程的處理才能完成 FPGA 芯片的設(shè)計(jì) , 其設(shè)計(jì)流程如圖 所示。全局網(wǎng)絡(luò)是連線資源中的特殊連線 , 其性能比普通連線要好得多 , 它延伸到器件內(nèi)所有的資源位置。 FPGA 的內(nèi)部結(jié)構(gòu)大致分為 5 個(gè)部分 : 均勻分布的邏輯塊組成的邏輯陣列 , 輸入 I/O 輸出塊 ( I/O 塊 ) , 連線資源 ,全局網(wǎng)絡(luò) , 嵌入式資源。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。因 為這些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于 ASIC 的芯片上。一個(gè)出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以 FPGA可以完成所需要的邏輯功能。 目前以硬件描述語言（ Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡(jiǎn) 單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。利用 VHDL 開發(fā)的脈沖序列檢測(cè)器 ,其通用性和基于模塊南昌航空大學(xué)學(xué)士學(xué)位論文 2 的設(shè)計(jì)方法可以節(jié)省大量的人力 ,大大地縮短設(shè)計(jì)周期 ,在工程應(yīng)用中已經(jīng)取得了顯著的效果。 因此 脈沖序列檢測(cè)器 電路的模塊化、集成化已成為發(fā)展趨勢(shì) .它不僅可以使系統(tǒng)體積減小、重量減輕且功耗降低 ,同時(shí)可使系統(tǒng)的可靠性大大提高 。 傳統(tǒng)的 脈沖序列檢測(cè)器 ，它的實(shí)現(xiàn)方法是把一個(gè)算法轉(zhuǎn)化為一個(gè)實(shí)際數(shù)字邏輯電路的過程。南昌航空大學(xué)學(xué)士學(xué)位論文 1 1 緒論 序列檢測(cè)是指將一個(gè)指定的序列從數(shù)字流中識(shí)別出來或在主串中查詢相應(yīng)子串 ，脈沖序列檢測(cè)器廣泛應(yīng)用于現(xiàn)代數(shù)字通信系統(tǒng)中，在數(shù)字通信時(shí)，為了保證信息的可靠傳輸，一般需要在發(fā)送端加入固定的同步碼組，而在接收端則需要檢 測(cè)該 同步碼組，保證信息的可靠接收。在這個(gè)過程中 ，我們所得到的結(jié)果大概一致，但是在具體設(shè)計(jì)方法和性價(jià)比上存在著一定的差異， 存在電路設(shè)計(jì)復(fù)雜 ,體積大 ,抗干擾能力差以及設(shè)計(jì)困難、設(shè)計(jì)周期長(zhǎng)等缺點(diǎn) 。 隨著電子技術(shù)的發(fā)展 ,特別是專用集成電路 (ASIC)設(shè)計(jì)技術(shù)的日趨完善 ， 數(shù)字化的電子自動(dòng)化設(shè)計(jì) (EDA)工具 [1]給電子設(shè)計(jì)帶來了巨大變革 ,尤其是硬件描述語言的出現(xiàn) ,解決了傳統(tǒng)電路原理圖設(shè)計(jì)系統(tǒng)工程的諸多不便 。可 見，基于 FPGA 的脈沖序列檢測(cè)器的設(shè)計(jì)是現(xiàn)代數(shù)字通信的發(fā)展要求，從而使得其具有更好的發(fā)展前景和使用價(jià)值。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。 FPGA一般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。另外一種方法是用 CPLD（復(fù)雜可編程邏輯器件）。 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 FPGA 器件的組合邏輯塊是查找表結(jié)構(gòu)。全局網(wǎng)絡(luò)一般分配給時(shí)鐘信號(hào) , 構(gòu)成時(shí)鐘樹。需要說明的是 , 如果仿真驗(yàn)證不對(duì)或者到走某一步有錯(cuò) , 就要返回修改。有時(shí)要反復(fù)修改 , 經(jīng)過多次 這樣的迭代才能完成最后的設(shè)計(jì)。對(duì)于 FPGA 的設(shè)計(jì)而言 , 我們不需要關(guān)心電路級(jí)和版圖級(jí) , 只考慮系統(tǒng)級(jí)、算法級(jí)、 RTL 級(jí)、門級(jí) 4 個(gè)層次的行為域描述和結(jié)構(gòu)域描述即可。工藝 庫中有各種宏功能模塊和基本功能單元 , 含有它們的行為級(jí)模型、門級(jí)模型、布線模型等信息。而行為級(jí)模型只是規(guī)定其功能 , 無延時(shí)信息 , 跟工藝無關(guān) , 但門級(jí)模型和版圖級(jí)模型跟工藝密切相關(guān)。所有的仿真都可使用同一個(gè)測(cè)試激勵(lì)。 1) 系統(tǒng)行為描述 : 是指使用硬件描述語言 HDL (Hard2w are descrip t ion L anguage) 語句的全集來描述算法 , 模擬系統(tǒng)的行為和功能 , 不要求所有的語句都能夠綜合成電路。 2) 系統(tǒng)行為仿真 : 主要用來驗(yàn)證系統(tǒng)方案是否正確、是否有缺陷 , 并可根據(jù)仿真的結(jié)果來優(yōu)化系統(tǒng)方案和算法。利用綜合軟件可以檢查出所寫的代碼是否是 RTL 級(jí)代碼。轉(zhuǎn)化的方法有 2 種 : 一是使用高層次綜合工具自動(dòng)轉(zhuǎn)化 , 例如SYNO PSYS 公司的 Behavior Compiler。功能仿真需要的輸入是 RTL 級(jí)代碼、測(cè)試激勵(lì)和庫 (有時(shí)要調(diào)用工藝庫中宏功能單元的行為級(jí)模型 )。如果沒有錯(cuò)誤 , 就將源代碼轉(zhuǎn)換為一種中間格式 , 便于仿真工具的內(nèi)部運(yùn)算。網(wǎng)表文件主要記錄的是所用工藝庫門級(jí)單元之間的互連關(guān)系 (即門級(jí)結(jié)構(gòu) )。轉(zhuǎn)換是將 RTL 級(jí)行為描述轉(zhuǎn)化為 RTL 級(jí)結(jié)構(gòu)描述 (使用與工藝無關(guān)的通用邏輯門符號(hào)表示 )。網(wǎng)表文件中含門級(jí)單元的延時(shí)信息 , 對(duì)連線延時(shí)有預(yù)估值或者為零 , 不同的軟件處理的方法可能不同 , 暫稱之為網(wǎng)表文件 1。該仿真的輸入需要綜合后的門級(jí)網(wǎng)表、工藝庫和測(cè)試激勵(lì)。適配的輸入需要網(wǎng)表文件 工藝庫(要使用其中的布線模型等信息 ) 和約束。反標(biāo)文件含延時(shí)信息 , 使用標(biāo)準(zhǔn)格式 (SDF 格式 ) 表示。如果網(wǎng)表文件 2 中含有延時(shí)信息 , 則不需 要反標(biāo)文件。 9) 時(shí)序分析 : 使用 EDA 軟件的時(shí)序分析功能能夠分析所有時(shí)鐘的頻率、周期、關(guān)鍵路徑和其他所有時(shí)鐘路徑上的延時(shí)信息 , 進(jìn)行建立時(shí)間和保持時(shí)間分析和輸入到輸出、輸入到寄存器、寄存器到輸出的延時(shí)分析等 , 從而可以找出不滿足時(shí)序關(guān)系的原因所在。下載使用專用的編程器或者下載電纜。而 FPGA 器件基于 SRAM 查找表工藝 ,掉電后編程信息會(huì)丟失 , 在下次上電后需要重新加載編程文件。 11) 系統(tǒng)驗(yàn)證 : 先將 FPGA 芯片在測(cè)試板上進(jìn)行功能驗(yàn)證 , 然后再到實(shí)際系統(tǒng)中驗(yàn)證。 可編程輸入 /輸出單元：輸入 /輸出 (InPut/Output)單元簡(jiǎn)稱 1/0 單元，它們是芯片與外界電路的接口部分，完成不同電氣特性下對(duì)輸入 /輸出信號(hào)的驅(qū)動(dòng)與匹配需求。 基本可編程邏輯單元 ：基本可編程邏輯單元 (LE， Logicefement)是可編程邏輯的主體，可以根據(jù)設(shè)計(jì)靈活地改變其內(nèi)部連接與配置，完成不同邏輯功能。利用 FPGA內(nèi)部寄存器可完成同步時(shí)序的設(shè)計(jì)。還有一些叫做短線資源，用以完成基本邏輯單元間的邏輯互聯(lián)與布線 ； 另外，在基本邏輯單元內(nèi)部還有著各式各樣的布線資源和專用時(shí)鐘、復(fù)位等控制信號(hào)線。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware Description 述語言。除了含有許多具有硬件特征的語句外， VHDL 的語言形式、描述風(fēng)格以及語法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。 底層嵌入功能單元： 底層嵌入式功能單元是指那些通用程度較高的嵌入式模塊，比如 pLL(phaseLockedLoop)、 DLL(DelayLockedLoop)、 DSP、 CPU 等。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語言所不能比擬的。 3） 強(qiáng)大的系統(tǒng)硬件描述能力 ： VHDL 具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，又可以描述門級(jí)電路。 4） 獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān) ：設(shè)計(jì)人員用 VHDL 進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。 方式 QUARTUS II[13] 軟件的設(shè)計(jì)輸入方法有多種，主要包括原理圖輸入方式；文本輸入方式 。用這種方式輸入時(shí)，為提高效率，應(yīng)采用自頂向下邏輯分塊，把大規(guī)模的電路劃分成若干小塊的方法。 QUARTUS II Compiler可以對(duì)這些語言表達(dá)的邏輯進(jìn)行綜合，并將其映射到 Altera的任何器件中。 南昌航空大學(xué)學(xué)士學(xué)位論文 11 設(shè)計(jì)的綜合 QUARTUS II 處理一個(gè)設(shè)計(jì)時(shí)， 綜合 (Compiler)在設(shè)計(jì)文件中讀取信息并產(chǎn)生編程文件和仿真文件，定時(shí)分析程序 (Timing Analyzer)可分析設(shè)計(jì)的定時(shí)，信息處理程序 (MessageProcessor)可自動(dòng)定位錯(cuò)誤。 Altera 提供三種 “ 現(xiàn)成的 ” 綜合方式，可以為多種邏輯綜合選擇指定設(shè)置，可選擇 CHENG 缺省方式，以設(shè)置缺省的綜合選擇 ； 可以建立定制方式；還可以在被選擇的邏輯功能 中 指定一些單獨(dú)的綜合選擇。 設(shè)計(jì)的仿真 電路設(shè)計(jì)輸入完以后，首先需要檢驗(yàn)輸入是否正確，這是一項(xiàng)簡(jiǎn)單的邏輯檢查， QUARTUS II 提供功能編譯的選項(xiàng)。仿真時(shí)需事先在波形文件中加入想要觀測(cè)的信號(hào)名，信號(hào)名可通過菜單中的節(jié)點(diǎn)列表選擇，此時(shí)，所有的節(jié)點(diǎn)的信號(hào)都是可以觀測(cè)的。如果需要修改配置，既可在菜單上作選擇，也可以直接修改次文件。編譯完成以后，還可以利用布局軟件 FloorPlan直接調(diào)整內(nèi)部布局，這種方法對(duì)于時(shí)間關(guān)系 的調(diào)整非常有用。仿真結(jié)果可以在波形編輯器或文件編輯器中看到，也可以作為波形文件或文本文件打印出來 。 表 各路脈沖序列發(fā)生器發(fā)出的序列。 entity xlfsq is port(clk:in std_logic。 architecture one of xlfsq is ponent xlfsq1 port(clk:in std_logic。 ponent xlfsq2 port(clk:in std_logic。 ponent xlfsq3 port(clk:in std_logic。 ponent xlfsq4 port(clk:in std_logic。 ponent xlfsq5 port(clk:in std_logic。 ponent xlfsq6 port(clk:in std_logic。 ponent xlfsq7 port(clk:in std_logic。 ponent xlfsq8 port(clk:in std_logic。 begin u1: xlfsq1 port map(clk=clk,clr=clr,dout=dout1)。 u5: xlfsq5 port map(clk=clk,clr=clr,dout=dout5)。 end。 entity xljc is port(clk:in std_logic。 architecture one of xljc is signal reg:std_logic_vector(63 downto 0)。 then if clr=39。 reg=1110011000110010100001111000110011001100111001100011001010000111。 end if。 建立仿真波形文件，其仿真波形如圖 ： 第 一路 序列發(fā)生器電路仿真波形 仿真結(jié)果分析：從仿真波形看出當(dāng)清零端 clr 為零時(shí)，序列發(fā)生器連續(xù)輸出串行 序列 :1110011000110010100001111000110011001100111001100011001010000111,實(shí)現(xiàn)了該模塊的設(shè)計(jì)功能。 表 是各 路檢測(cè)器電路 待檢測(cè)的序列。 dout1,outy1,dout2,outy2,do