【正文】 Z39。 WE_N =IWE_N。 instantiate the data path moduledata_path1:sdr_data_pathgeneric map(DSIZE =DSIZE)port map( CLK =CLK133, RESET_N =RESET_N, OE =oe, DATAIN =DATAIN, DM =DM, DATAOUT =IDATAOUT, DQM =DQM, DQIN =DQIN, DQOUT =DQOUT )。 signal ref_req : std_logic。 signal sc_bl : std_logic_vector(3 downto 0)。 signal DQIN : std_logic_vector(DSIZE1 downto 0)。 attribute syn_black_box of pll1:ponent is true。 )。 CM_ACK :in std_logic。 )。 RESET_N :in std_logic。 CKE :out std_logic。 SC_BL :in std_logic_vector(3 downto 0)。 WRITEA :in std_logic。 COLSTART :integer:=0。 )。 BA :out std_logic_vector(1 downto 0)。 RESET_N :in std_logic。 ROWSIZE :integer:=12。end process。 DM1 =(others=39。begin process(CLK,RESET_N) begin if(RESET_N=39。 DQIN :in std_logic_vector(DSIZE1 downto 0)。use 。)then oe4 = 39。)then oe4 = 39。 oe3 = oe2。 end if。 elsif(SC_BL = 39。000139。039。)。039。139。 else mand_done = mand_delay(0)。139。 end if。) and (mand_done =39。039。 end if。))then do_writea =39。) and (mand_done =39。039。139。and do_writea =39。)and mand_done =39。 rp_done =39。 mand_delay =(others=39。 do_refresh =39。 This process monitors the individual mand lines and issues a mand to the next stage if there currently another mand already running. process(CLK,RESET_N) begin if(RESET_N=39。 signal rp_done : std_logic。 signal rw_flag : std_logic。 signal do_writea1 : std_logic。 RAS_N :out std_logic。 REF_REQ :in std_logic。 REFRESH :in std_logic。 BANKSTART :integer:=20。use 。 else LOAD_REG2=39。039。 end if。039。 else REFRESH=39。139。)then READA=39。00039。039。039。begin This module decodes the mands from the CMD input to individual mand lines,NOP,READA,WRITEA,REFRESH,PRECHARGE,LOAD_MODE。architecture RTL of control_interface is signal declarations signal LOAD_REG1 : std_logic。 SC_RC :out std_logic_vector(1 downto 0)。 CM_ACK :in std_logic。use 。收到各類操作指令后，該模塊會反饋給CMD命令解析模塊cmdack信號為1，并最終反饋到系統(tǒng)控制接口模塊的CMDACK信號為1，如果沒有收到任何操作指令，則cmdack=0，CMDACK信號為0。然后該模塊根據(jù)操作指令，做出符合SDRAM讀寫規(guī)范的操作動作，來進(jìn)行用戶期望的操作；給出數(shù)據(jù)選通信號OE，來控制數(shù)據(jù)通路模塊（寫操作OE為1，讀操作時OE為0）。其工作過程如下：由計數(shù)器控制在系統(tǒng)上電約200μs后，先進(jìn)行SDRAM的初始化配置工作，由一個Precharge all back指令完成對所有BANK的預(yù)充，接著是多個Refresh指令，然后是模式配置指令LOADMODE，完成SDRAM的工作模式設(shè)置。CS、RAS、CAS和WR在時鐘上升沿的狀態(tài)決定具體操作動作，地址線和BANK選擇控制線在部分操作動作中作為輔助參數(shù)輸入。由于這種特殊的存儲結(jié)構(gòu)，SDRAM有以下幾個工作特性。下面主要針對SDRAM控制模塊的具體實現(xiàn)過程進(jìn)行詳細(xì)分析和介紹。（3）視頻變換模塊：對得到的數(shù)字視頻流進(jìn)行解碼，識別出行、場同步信號，并且根據(jù)需要選擇采集圖像的大小，進(jìn)而變換成RGB格式的圖像數(shù)據(jù)，以便于后續(xù)顯示。USB技術(shù)具有簡單化、通用性、可靠性、熱插拔、傳輸速率高等優(yōu)點，隨之帶來的是應(yīng)用USB技術(shù)的復(fù)雜程度高、總線傳輸協(xié)議需要協(xié)調(diào)等問題。圖1數(shù)據(jù)采集過程通常認(rèn)為如果數(shù)字邏輯電路的頻率超過50MHz，而且工作在這個頻率之上的電路已經(jīng)占到了整個電路系統(tǒng)的三分之一以上，就稱為高速電路。(2)輸入信號帶有較大的噪聲，需要經(jīng)過一個硬件的模擬濾波單元，將信號濾波整形。圖像處理模塊是系統(tǒng)的中間緩存處理部分，此模塊為了消除或降低前期采集攜帶噪聲的影響，提高圖像質(zhì)量，將龐大的數(shù)據(jù)量進(jìn)行壓縮，以減小對存儲介質(zhì)容量的要求。（1）視頻接口配置模塊：視頻采集芯片SAA7113具有多種采集方式，這里FPGA通過I178。隨后I178。但SDRAM的控制邏輯比較復(fù)雜，對時序要求也十分嚴(yán)格，這就要求有一個專門的控制器，使系統(tǒng)用戶能很方便地操作SDRAM。刷新周期可由（最小刷新周期+時候周期）計算獲得。表1 SDRAM指令譯碼對照表命令CS_RAS_CAS_WE_A10 AP空操作指令（NOP）0111X刷新指令（REF/SELF）0001X讀寫停止指令（BST）0110X模式設(shè)置指令（MRS）00000/1激活指令（ACTIVE）00110/1讀指令（READ）01010帶預(yù)充的讀指令（READA）01011寫指令（WRITE）01000帶預(yù)充的寫指令（WRITEA）01001預(yù)充指令（PRE）00100仔細(xì)分析SDRAM的各個接口信號、時序要求和工作模式，將該SDRAM控制器的內(nèi)部進(jìn)一步細(xì)化為多個功能模塊，結(jié)構(gòu)組成如圖5所示，包括系統(tǒng)控制接口模塊、CMD命令解析模塊、命令相應(yīng)模塊、數(shù)據(jù)通路模塊。要說明的是，SADDR是分時復(fù)用的，在初始化載入模式時，SADDR用以傳輸用戶自己定義的模式字內(nèi)容；而在正常的讀寫期間，SADDR作為地址線傳輸SDRAM所需的行、列和塊地址。//baddr為BANK地址在程序中，WRITEA和READA的CMD指令實際隱含了ACTIVE命令，所以該模塊在收到do_write或do_read指令后，會先進(jìn)行激活動作，經(jīng)過初始化配置規(guī)定的CAS延遲時間之后再進(jìn)行讀寫動作。因此大多數(shù)模塊調(diào)用都是通過代碼形式來調(diào)用的，讀者要熟悉并習(xí)慣使用在程序中調(diào)用另一個子模塊的方式。 CMD :in std_logic_vector(2 downto 0)。 LOAD_MODE :out std_logic。 CMD_ACK :out std_logic。 signal SAADR_int : std_logic_vector(ASIZE1 downto 0)。 READA =39。 LOAD_MODE =39。)。 end if。 if(CMD=39。01139。)then PRECHARGE=39。139。))then LOAD_REG1=39。039。.......End RTL。 BANKSIZE :integer:=2。 NOP :in std_logic。 SC_RRD :in std_logic_vector(3 downto 0)。 BA :out std_logic_vector(1 downto 0)。architecture RTL of mand is signal declarations signal do_nop : std_logic。 signal mand_delay: std_logic_vector(7 downto 0)。 signal oe3 : std_logic。 begin rowaddr =SADDR(ROWSTART+ROWSIZE1 downto ROWSTART)。039。039。 rp_shift =(others=39。139。03